嵌入式软硬件低功耗优化的研究综述.doc

嵌入式软硬件低功耗优化的研究综述 　　摘 要:随着时代的进步,制约着嵌入式设备广泛应用的障碍不再是处理器的速度、芯片的工艺,而是设备功耗。如何在相同能量的供给情况下工作时间最长、完成的任务最多,或者是运行相同的程序使用较少的能量成为嵌入式领域备受关注的研究方向。从硬件级、指令级和编译过程三个层次,由各层次相应公式的各个参数展开,对国内外的功耗优化研究现状进行综述和评价,并最终结合实验室SPARC仿真项目,提出基于SPARC仿真功耗优化研究的三个方向。 　　关键词:功耗优化; 硬件级; 指令级; 编译优化; 静态功耗; 漏电流; 内联优化; 高速暂存区 　　中图分类号:TP368.1 　　文献标志码:A 　　 　　文章编号:1001-3695(2010)02-0423-06 　　doi:10.3969/j.issn.1001-3695.2010.02.006 　　 　　Survey on power optimization of embedded software and hardware 　　 　　ZHOU Kuan-jiu, CHI Zong-zheng, XI Fang 　　 　　(School of Software Engineering, Dalian University of Technology Science, Dalian Liaoning 116620, China) 　　 　　Abstract: 　　With the development of the embedded technology, wide applications of embedded technology will not be restricted by the speed of the processor and the design of the chip, but by the power consumption. How to accomplish more tasks with the same hardware resources attracts more and more attentions from the domestic and abroad scientists. This paper reviewed three research directions from hardware level, instructions level and compiling level. It proposed three future research directions based on the SPARC simulation project. 　　Key words:power optimization; hardware level; instruction level; compilation optimization; static power consumption; leakage current; inline optimization; SPM(scratch pad memory) 　　 　　近年来随着移动处理、嵌入式应用的大量涌现,以及通用微处理器工艺水平和主频的不断提升,双核乃至四核的出现,功耗日益成为设计者必须关心的问题。功耗问题也已成为制约处理器发展的一个重要瓶颈。国际上,有关在硬件的门级[1, 2]、RTL级[3]、体系结构级[4]和指令级[5]上低功耗优化研究已有较长时间,毫无疑问,功耗最终是由硬件系统产生的,但影响功耗的因素决不只是硬件本身。硬件依赖于运行其上的软件来实现其处理信息的功能,软件本身不会产生功耗,但是软件的数据存取和指令执行都会使硬件产生功耗。因此要降低功耗,必须从嵌入式硬件和软件着手考虑如何进行功耗优化。在嵌入式功耗优化研究领域中,无论是在国内或是国外,基本都是基于硬件级、指令级和编译过程中对源码的调整优化。其中硬件级有的是考虑新的硬件替代品,如骆祖莹等人[6]提出晶体管及优化方法,受惠于更低的优化粒度,采用先使用聚团策略在逻辑门空间来提高优化算法的效率,再用粒度较小的晶体管空间优化算法来提高功耗的优化效果,实验证明比逻辑门级方法具有更强的静态功耗优化能力[6]。另外,用新的存储形式SPM代替原来的cache块存储形式,能够降低系统读取指令的功耗[7];再者推出新的编码机制,用连续码距为1的格雷码代替二进制编码,当访问连续变量时能够充分减少电路信号的翻转次数,从而降低功耗。指令级包括通过调整指令顺序减少流水线的阻塞,或者同样是以降低信号翻转次数为目的的指令调整[8],并有基于指令聚类与指令调度的嵌入式功耗优化研究[9]。