基于企业级路由器硬件系统的高速信号完整性分析与设计-电子与通信工程专业论文.docx

中文摘要 中文摘要 重庆大学硕 重庆大学硕士学位论文 I I PAGE PAGE VI 摘 要 路由器是互联网系统中的重要组成部分，是连接因特网中局域网和广域网的设 备，它可以根据信道实际的情况选择最合适的路径。目前路由器已经广泛应用在 各行各业中，路由器转发的能力，很大程度上决定了整个网络的性能。 路由器的转发能力由网络吞吐量来决定，高性能的处理器芯片和先进的路由 算法是保证路由器性能的基本条件。随着半导体工业按照摩尔定律快速发展，转 发芯片的工作速率越来越高，文章介绍的这款企业级路由器的处理芯片为 Freescale PowerQUICC 产品线的双核通信处理器，实时时钟达到 125MHz，这给高速高密度 的电路设计带来了各种挑战。信号完整性问题就是高速数字系统设计中最突出的 问题。串扰，过冲，振铃这些看似简单的问题都可能引起时序的不满足，系统不 稳定甚至导致系统无法工作。本文采用基于信号完整性分析的方法设计高速路由 器的硬件系统，采用 Cadence Allegro SPB16 对单板布局和布线进行前端仿真，并 设定约束规则，保证了单板的信号质量和稳定性。 本文首先介绍了基于飞思卡尔的 P1025 处理器和 CPLD 构成的高速路由器硬 件平台。然后基于设计仿真结果和测试结果系统的阐述反射，振铃，时序等信号 完整性问题，并提出解决方案。主要内容如下： ① 根据需求分析设计路由器的架构，采用基于信号完整性分析的设计方法进 行硬件电路的设计工作。 ② 分析路由器的硬件系统存在的信号完整性问题，并对关键的信号进行前端 电路级仿真设计。 ③ 介绍传输线的基本理论，定义高速信号及其完整性的基本问题，分析串扰， 噪声以及时序问题产生的原理。从原理着手建立等效模型，分析时钟的拓扑结构， 优化时钟走线，设计匹配电阻避免阻抗不连续造成的信号失真问题。 ④ 针对速率较高的 DDR3 存储器的原理，设计基于信号完整性的电路和新的 测试方法，保证 DDR3 在高速高温的专业实验下能够正常工作。 最后对高速路由器系统进行专业实验测试，通过反馈的结果进行原理图设计 部分的改版，使单板的信号完整性达到最优化，系统在恶劣的条件下也能稳定工 作。整个设计过程中采用了新的基于信号完整性的设计方法，并从原理图详细设 计阶段开始制定信号测试的方法和策略，大大节省了设计周期，并保证单板的质 量。 关键词：高速路由器系统，信号完整性，反射，串扰，Cadence 英文摘要 英文摘要 重庆大学硕 重庆大学硕士学位论文 III III PAGE PAGE IV ABSTRACT Routers, as an important part in the internet system, are the devices for LAN and wan connection. They select the most appropriate path according to thereal situation of the channel and are widely used in all walks of our life..Forwarding abilities of a router, largely determine the performance of the entire network. Forwarding capabilities of router are determined by network throughput. High performance processor chip and advanced routing algorithm are the bases for router performance.With the rapid development of semiconductor industry under the Moores law, the chip rate goes higher and higher.The enterprise-class router chip introduced in the paper is a dual-core communication processor from Freescale PowerQUICC product line. The real time clock reaches 125 MHz, which then brings all sorts of challenges to high-speed high-density circuit design. Signal integrity problems are the most promine