EDA课程设计--数字钟.docx

目 录1．设计任务 ……………………………………………………………………12．设计要求及目的……………………………………………………13．设计说明书 …………………………………………………………………13.1确定数字电子钟系统组成 …………………………………………………1 确定信号源（分频）模块…………………………………………………23.3 确定计数模块………………………………………………………………43.4确定显示模块 ………………………………………………………………63.5管脚绑定 ……………………………………………………………………103.6 数字电子钟总原理图 ………………………………………………………104. 设计过程中出现的问题及解决方法 …………………………………………115. 参考文献 ………………………………………………………………………126. 心得体会 ………………………………………………………………………13设计任务设计题目：基于CPLD技术、应用QuartusII软件的数字电子钟设计。 设计要求及目的2.1 设计要求：设计的数字电子钟具有时、分、秒计数功能，以24小时循环计时；具有清零、调时功能。 设计目的：通过理论学习和实践动手操作，掌握小型数字系统的设计方法。 通过具体的数字电子钟的课程设计，领会到EDA硬件设计软件化的特点；掌握六十进制、二十四进制计数器的设计方法；同时掌握CPLD技术的层次化结构化设计方法；并能熟练使用QuartusII开发小型数字系统，解决调试过程中所遇到的一些问题。设计说明书 确定数字电子钟系统组成信号源（分频）模块 PIN1000HZPIN1HZ频率信号输入 、 1KHZ 50MHZ 1HZ计数模块：秒CNTM60计数模块：时CNTH24计数模块：分CNTF60进位进位 CO COQH/QL QHa/QLa QHb/QLb显示模块DISPLAY 数码管输出图3.1 数字电子钟的组成框图 确定信号源（分频）模块信号源是为了产生1Hz 的门控信号和显示模块的扫描信号，而对输入系统时钟信号CLK（50MHz）进行分频的模块，设计源代码如下：PIN1HZ把50MHz系统输入时钟分频得到1Hz时钟信号：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PIN1HZ IS PORT (CLKIN : IN STD_LOGIC; CLKOUT : OUT STD_LOGIC);END PIN1HZ;ARCHITECTURE A OF PIN1HZ ISBEGINPROCESS(CLKIN)VARIABLE CNTTEMP : INTEGER RANGE 0 TOBEGINIF CLKIN=1 AND CLKINEVENT THENIF CNTTEMPTHEN CNTTEMP:=0;ELSE IF CNTTEMTHEN CLKOUT=1; ELSE CLKOUT=0; END IF; CNTTEMP:=CNTTEMP+1; END IF;END IF;END PROCESS;END A; 0 0） 图3.2 1HZ分频原理波形图 通过变量CNTTEMP计数和对CLKOUT的赋值转换完成分频。即当CNTTEMP为025000000）时，CLKOUT=0为低电平；当CNTTEMP49999999时，CLKOUT=1为高电平。当CNTTEMP到再次返回0，从头开始。如此循环，周期变为原来，则频率为50MHZ1HZ。PIN1000HZ把50MHz系统输入时钟分频得到1KHz时钟信号：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PIN2000HZ IS PORT (CLKIN : IN STD_LOGIC; CLKOUT : OUT STD_LOGIC);END PIN2000HZ;ARCHITECTURE A OF PIN2000HZ ISBEGINPROCESS(CLKIN)VARIABLE CNTTEMP : INTEGER RANGE 0 TO 49999;BEGINIF CLKIN