智能抢答器的设计.doc

EDA技术课程大作业 设计题目： 智力抢答器的设计 院 系： 电气工程与电子信息系 学生姓名： 学 号： 200902070019 专业班级： 09电子信息专升本 2010 年 12 月 09 日智能抢答器的设计 设计背景和设计方案 在许多比赛活动中，为了正确、公正、直观地判断出第一抢答者，通常设置一台抢答器，通过数显、灯光及音响等多种手段指示出第一抢答者。同时，还可以设置计分、犯规及奖惩记录等多种功能。 1.1抢答器的设计要求 （1）设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮供抢答者使用。 （2）电路具有第一抢答信号的鉴别和锁存功能。在主持人将系统复位并发出抢答者指令后，若抢答者按抢答开关，则该组指示灯亮并用组别显示电路显示抢答者的组别。此时，电路具备自锁功能，使别组的抢答开关不起作用。 （3）设置计分电路。每组在开始时预置成100分，抢答后主持人计分，答对一次加10分。 （4）设置犯规电路。对提前抢答和超时抢答的组别鸣喇叭示警，并由组别显示电路显示出犯规组别。 1.2抢答器的设计方案 根据系统要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D，系统清零信号CLR，系统时钟信号CLK，计分复位端RST，加分按钮端ADD，计时预置控制端LDN，计时使能端EN，计时预置数据调整按钮TA、TB。系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别现实的控制信号若干，各组计分动态显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能，抢答计时功能，各组得分的累加和动态显示功能，抢答犯规记录功能。 2. 方案实施 抢答器各模块的设计与实现 2.1抢答鉴别模块的设计与实现 各组的抢答输入信号A、B、C、D的排列组合在理论上应该有16种可能，但实际上由于芯片的反应速度快到一定程度时，两组以上同时抢答成功的可能性很小，所以设计时可只考虑A、B、C、D分别抢答成功的四种情况。其VHDL源程序如下： library ieee; use ieee.std_logic_1164.all; entity QDJB is port(CLR:in std_logic; A,B,C,D:in std_logic; A1,B1,C1,D1:out std_logic; STATES:out std_logic_vector(3 downto 0)); end entity QDJB; architecture ART of QDJB is constant W1:std_logic_vector:=0001; constant W2:std_logic_vector:=0010; constant W3:std_logic_vector:=0100; constant W4:std_logic_vector:=1000; begin process(CLR,A,B,C,D) begin if CLR=1then STATES=0000; elsif(A=1and B=0 and C=0 and D=0)then A1=1;B1=0;C1=0;D1=0;STATES=W1; elsif(A=0and B=1 and C=0 and D=0)then A1=0;B1=1;C1=0;D1=0;STATES=W2; elsif(A=0and B=0 and C=1 and D=0)then A1=0;B1=0;C1=1;D1=0;STATES=W3; elsif(A=0and B=0 and C=0 and D=1)then A1=0;B1=0;C1=0;D1=1;STATES=W4; end if; end process; end ART; 抢答鉴别电路的仿真波形如图1所示： 图1 2.2抢答计分模块的设计与实现 强大积分电路的设计一般按一定数制进行加减即可，但随着计数数目的增加，要将计数数目分解成十进制并进行译码显示会变得较为复杂。为了避免该种情况，通常是将一个大的进制数分解为数个十进制以内的进制数，并将计数器级联。但随着数位的增加，电路的接口也会相应增加。因此，本设计采