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嵌入式处理器电源的设计指南等
随着小尺寸硅工艺技术的不断.进步,工作电压越来越小,这一点在微处理器方面尤其显著。处理器内核的工作电压现在可低至1.2V,并迅速向0.8V发展。这给设计人员带来了一个挑战,即如何以最有效的方式为这些部件供电。传统的线性稳压器为低压器件供电的方法,可能在大多数情况下不再可行。对于这些应用而言,采用开关稳压器可能是对症的解决方案。而且,为使效率最高,根据系统的具体要求,有多种不同的架构可供选择。透彻了解每一种架构的优缺点,有助于最大限度地提高给定应用的效率。
典型的嵌入式处理器耗电量一般在300mA~600mA之间。在核心电压为3.3V的上一代处理器中,极少采用开关稳压器。随着核心电压不断降低,提高效率变得富有意义,尤其是采用锂离子电池(4.2V)或5V电轨供电时。例如,对于一个4.2V的供电系统,在降压到1.2V时,线性稳压器的功耗为1w[(4.2V-1.2V)×600mA]。另一方面,在相同条件下,开关稳压器的效率可高达95%,这就大大延长了系统的工作时间。
但开关稳压器可能产生噪声,并需要更复杂的控制,而且在轻载时效率低下。过去,这些因素阻碍了该类稳压器在嵌入式处理器中的运用。此外,开关稳压器的占用面积大于线性稳压器,也是线性稳压器被较多采用的原因之一。尽管如此,仍有大量开关电源技术可大幅提高效率,使开关稳压器适用于多种设计。集成有控制器、通路元件和补偿元件的单片集成电路,可以使开关稳压器的设计更加简化,并具备成本效益。
一个简单的降压开关由场效应管(FET)、二极管、电感、电容和控制器组成,如图1所示。在这种拓扑中,输出电压的调节是通过改变FET栅极的占空比提高或降低流经电感的电流来实现的。这种方法称为脉冲宽度调制(PWM)。在满载时,PWM开关稳压器的效率可高达95%,但在轻载下,效率显著降低,故不适合于那些负载条件不断变化、或者是需要低电流或睡眠模式的系统。
为了解决开关稳压器在轻载条件下效率降低的问题,可让稳压器采用脉冲跳跃或脉冲频率调制(PFM)模式。在PFM模式下,只有在输出电压降至下限时,开关稳压器中的FET才开始工作。这就减少了脉冲数目,因此减少了FET、电感和二极管上的开关损耗,从而提高轻载条件下的效率。如图2所示,可看到在功耗为100mA左右时,稳压器从PFM切换到PWM,在整个输出电流范围内将效率提高到最大。
采用PFM稳压器进行设计时,设计人员必须考虑到目标应用。由于开关的频率随输出负载而变化,有可能下降到音频频带,从而产生有害噪声。幸运的是,目前市场上有些解决方案能够确保频率不会跌入音频频带。尽管这些解决方案可能会造成轻载下的效率稍稍下降,却让设计人员节省了为消除噪声问题所花费的大量时间。
可利用一个如图3所示的同步拓扑来进一步提高开关效率。这种拓扑的优势在于用低导通阻抗(Rds(on))的FET来代替二极管,以降低二极管上的开关损耗和反向恢复损耗。
在这种拓扑中,同步开关的时序至关重要。如果两个FET均导通,每个周期上都将损失功率,从而影响效率。此外,器件的选择也是考虑事项之一。例如,FET的栅极电容是重要的变量,因为它可以在控制器关断FET之后保持低端FET导通。在栅极维持充电状态的很短的时间内,输入功率直接分流到地。在这种拓扑中,FET的Rds(on)和栅极电容对效率的影响都较大,故二者的优化十分重要。
在前面提到的两种拓扑中,采用较高的开关频率对非常有限的板卡空间很有利。开关频率较高时,可以采用较小的无源器件,比如电感和输出电容,这样一来,就降低了设计的成本和总体占用面积。不过,代价是效率的降低。因为随着频率升高,FET开关的次数增加,损耗也因此变大。另外,较小的电感和电容还可能在输出电压上造成较大的纹波。
为了满足严苛的纹波要求,同时保持嵌入式设计的效率,业界已开始采用多相DC-DC开关。这种拓扑的好处是可以降低开关损耗,并有效提高稳压器的开关频率。
举个例子,单相DC―DC同步开关与负载Iload连接,每个FET的开关损耗为I2R或I2load×Rds(on)。在多相设计中,每个FET的开关损耗都相同,不过每相电流需除以相数。
多相设计还有一个额外的优势,即改进了稳压器的纹波电流和瞬态响应时间。可是,由于每相增加了一个电感和两个FET,且控制器变得更大更复杂,其成本和占用面积显然也有所增加。
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工作在PWM模式时,标准降压可提供良好的效率。它没有同步降压那么复杂,是较为低廉的选择。然而二极管造成的电压降会导致功耗增加,而同步降压方案利用FET来代替二极管,可改善电压降问题,最终提高效率。不过
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