FPGA实验课件ISE的使用与设计流程.ppt

基于verilog语言的ISE设计流程--创建一个新的设计文件 分频器，100MHZ?1HZ 基于verilog语言的ISE设计流程--创建一个新的设计文件 3位计数器 基于verilog语言的ISE设计流程--对该设计进行行为仿真 选中Simulation选项 选中counter.v，点击鼠标右键 选中New Source… 测试代码 基于verilog语言的ISE设计流程--对该设计进行行为仿真 选择Verilog Test Fixture 输入”counter_vtf”作为Verilog测试模块的名字 点击“Next”按钮 基于verilog语言的ISE设计流程--对该设计进行行为仿真 基于verilog语言的ISE设计流程--对该设计文件进行综合 行为级综合可以自动将系统直接从行为级描述综 合为寄存器传输级（RTL）描述。 行为级综合的输入为系统的行为级描述，输出为 寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概 念模型的角度来设计系统。同时，行为级综合工具能 让设计者对于最终设计电路的面积、性能、功耗以及 可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以 分为分配、调度以及绑定。 基于verilog语言的ISE设计流程--对该设计文件进行综合 在ISE的主界面的处理子窗口 的synthesis的工具可以完成下面的 任务： 查看RTL原理图（View RTL schematic） 查看技术原理图（View Technology Schematic） 检查语法（Check Syntax） 产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。 选中该选项并将其展开 基于verilog语言的ISE设计流程--对该设计文件进行综合 综合工具在对设计的综合过程中，主要执行以下三 个步骤： 语法检查过程，检查设计文件语法是否有错误； 编译过程，翻译和优化HDL代码，将其转换为综合工具可以识别的元件序列； 映射过程，将这些可识别的元件序列转换为可识别的目标技术的基本元件； 基于verilog语言的ISE设计流程--查看综合后的结果 通过查看综合后的结 果 ，你就会清楚地理解到底 什么是综合？综合的本质特 征。 选中top.v文件 选中View Technology Schematic选项，并双击该选项 基于verilog语言的ISE设计流程--查看综合后的结果 打开顶层模块的原理图 点击“OK”按钮 基于verilog语言的ISE设计流程--查看综合后的结果 顶层模块图，端口 鼠标双击该区域，打开 底层设计。 基于verilog语言的ISE设计流程--查看综合后的结果（技术原理图） RTL原理图：仅仅是语法分析得到的结构，只是单纯的综合后效果，有助于理解算法 技术原理图：放在FPGA中综合的效果，是用chipscope可以看到的，反映了实际的电路和资源使用情况。 基于verilog语言的ISE设计流程--查看综合后的结果（RTL） 基于verilog语言的ISE设计流程--添加实现约束文件 选择实现约束文件 输入”top”作为实现约束文件 的名字 点击“Next”按钮 基于verilog语言的ISE设计流程--添加实现约束文件 实现约束文件top.ucf已经添加到设计中 选择top.v 选择User Constraints,并展开该选项 双击I/O Pin Planing(PlanAhead)-Post-Synthesis 管脚约束 基于verilog语言的ISE设计流程--添加实现约束文件 点击“Close”按钮 基于verilog语言的ISE设计流程--添加实现约束文件 基于verilog语言的ISE设计流程--添加实现约束文件 对应的FPGA的引脚 对应引脚的电平LVCMOS25 基于verilog语言的ISE设计流程--实现设计 选择Implement Design, 并展开 第一步: 转换“Translate” 翻译的主要作用是将综合输出的逻 辑网表翻译为Xilinx特定器件的底 层结构和硬件原语。 第二步: 映射“Map” 映射的主要作用是将设计映射到具体 型号的器件上。 第三步: 布局和布线”Place Route” 布局布线的主要作用是调用Xilinx布局 布线器，根据用户约束和物理约束，对 设计模块进行实际的布局，并根据设计 连接，对布局后的模块进行布线，产生 PLD配置文件。 选择top.v 基于verilog语言的ISE设计流程--查看布局布线后结果 选择Place Route, 并展开 选择View/Edit Routed Desig