TMS320C54x DSP原理及应用 第二版 教学课件 乔瑞萍 第1 4章1 第2章.pdf

　 第2章 TMS320C54x的CPU结构和存储器配置 第2章 TMS320C54x的CPU结构 和存储器配置 2.1 TMS320C54x DSP 的结构 2.2 TMS320C54x 的总线结构 2.3 TMS320C54x 的CPU结构 2.4 TMS320C54x存储器和I/O空间 1 　 第2章 TMS320C54x的CPU结构和存储器配置 2.1 TMS320C54x DSP 的结构 2.1.1 TMS320C54x DSP 的基本结构 　　图2-1和图2-2给出了TMS320C54x 的两种结构框图。 2 　 第2章 TMS320C54x的CPU结构和存储器配置 图2-1 TMS320C54x 的组成框图 3 　 第2章 TMS320C54x的CPU结构和存储器配置 图2-2 TMS320C54x 的功能框图 4 　 第2章 TMS320C54x的CPU结构和存储器配置 　　TMS320C54x是16位定点DSP 。TMS320C54x 的中央处理 单元(CPU)具有改进的哈佛结构、低功耗设计和高度并行性 等特点。使用TMS320C54x 的专用硬件逻辑的CPU ，再配以 按照用户需要所选择的片内存储器和片内外设，可组成用户 的ASIC(Application Specific Integrated Circuit ，专用集成电路) 以应用于电子产品的不同领域。 5 　 第2章 TMS320C54x的CPU结构和存储器配置 2.1.2 TMS320C54x DSP 的主要特点 　　TMS320C54x系列定点DSP芯片共享同样的CPU 内核和总 线结构，但每一种器件片内存储器的配置和片内外设不尽相同。 表2-1提供了TMS320C54x系列基本配置汇总。 6 　 第2章 TMS320C54x的CPU结构和存储器配置 7 　 第2章 TMS320C54x的CPU结构和存储器配置 　　TMS320C54x 的主要特征如下： 　　(1)  CPU( 中央处理单元)利用其专用的硬件逻辑和高度并 行性提高芯片的处理性能。 　　  1条程序总线、3条数据总线和4条地址总线组成的改进 型哈佛结构，提供了更快的速度和更高的灵活性。 　　 40bit 的算术逻辑单元(ALU)包括40 bit 的桶形移位器和两 个独立的40bit累加器A 、B 。 8 　 第2章 TMS320C54x的CPU结构和存储器配置 　　 17 ×17bit并行乘法单元和专用的40bit加法器用于无等 待状态的单周期乘/累加操作。 　　 比较、选择和存储单元(CSSU)能够完成维特比(Viterbi， 通信中的一种编码方式) 的加法/ 比较/选择操作。 9 　 第2章 TMS320C54x的CPU结构和存储器配置 　　 指数编码器可以在单周期内对40bit累加器进行指数 运算。 　　 两个地址发生器包括8个辅助寄存器(AR0～AR7)和两个 辅助寄存器算术运算单元(ARAU0、ARAU1) 。 　　 TMS320C5420还包括一个双CPU 的结构。