第8章-存储器和可编程逻辑器件.ppt

图8-2三管动态存储单元 返回 图8-3 RAM的结构 返回 图8-4 256 x 4存储矩阵 返回 * 第8章 存储器及可编程逻辑器件 8.1 半导体存储器 8.2 可编程逻辑器件简介 8. 1半导体存储器 下一页 返回 8.1.1随机存取存储器 1.随机存取存储器存储单元 上一页 下一页 返回 2. RAM的基本结构和工作原理 电路结构： 存储矩阵 地址译码器 读/写控制电路 信号线： 数据线 地址线 控制线 上一页 下一页 返回 控制信号： 片选信号 有读/写控制信号 8.1.2 只读存储器 电路结构： 存储矩阵 地址译码器 控制逻辑 三态数据缓冲器 上一页 下一页 返回 8. 2 可编程逻辑器件简介 8. 2. 1概述 专用集成电路ASIC是一种专门为某一应用领域或为专门用户需要而设计制造的LSI或VLSI电路。 可编程逻辑器件(PLD)是ASIC的一个重要分支，厂家生产半定制电路，用户利用软、硬件开发工具对器件进行设计和编程，使之实现所需要的逻辑功能。 下一页 返回 可编程器件按集成度分有低密度PLD ( LDPLD)和高密度PLD (HDPLD)两类。LDPLD主要产品有PROM、现场可编程逻辑阵列(FPLA )、可编程阵列逻辑(PAL)和通用阵列逻辑(GAL)等。 HDPLD包括可擦除、可编程逻辑器件(EPLD )、复杂可编程逻辑器件(CPLD)和现场可编程门阵列(FPGA) ， 上一页 下一页 返回 PLD表示法 返回 基本门的PLD表T法 返回 8. 2可编程逻辑器件简介 (1)硬线连接:硬线连接是固定连接，不能用编程加以改变。 (2)编程连接:通过编程实现接通的连接。 (3)编程断开:通过编程以使该处连接呈断开状态。 图8 -9中给出了几种基本门在PLD表示法中的表达形式。一个四输入与门在PLD表示法中的表示如图8 -9(a)所示，L1=ABCD，通常把A、B、C、D称为输入项，L1称为乘积项(简称积项)。一个四输入或门如图8-9 (b)所示，其中L2=A+B+C+D。缓冲器有互补输出，如图8 -9(c)所示。 上一页 下一页 返回 8. 2. 2 普通可编程逻辑器件 1. 可编程逻辑阵列(PAL) 上一页 下一页 返回 8. 2可编程逻辑器件简介 2.可编程通用阵列逻辑 可编程通用阵列逻辑(GAL)是在PAL基础上发展起来的新一代逻辑器件，它继承了PAL的与或阵列结构，又利用灵活的输出逻辑宏单元OLMC来增强输出功能。 (1)GAL的基本结构 图8-11给出了可编程通用阵列逻辑器件GAL16V8内部逻辑结构及相应引脚分布。 (2)由图可知，GAL16V8内部逻辑结构由5部分组成 ①8个输入缓冲器(引脚2~9作为输入)。 ②8个输出缓冲器(引脚12~19作为输出缓冲器的输出)。 上一页 下一页 返回 8. 2可编程逻辑器件简介 ③8个反馈/输入缓冲器(将输出反馈给与门阵列，或将输出端用作为输入端)。 ④可编程与门阵列(由8 x8个与门构成，形成64个乘积项，每个与门有32个输入，其中16个来自输入缓冲器，另16个来自反馈/输入缓冲器)。 ⑤8个输出逻辑宏单元(OLMC12~19，或门阵列包含其中)。 除以上5个组成部分外，该器件还有一个系统时钟CK的输入端(引脚1)、一个输出三态控制端OE(引脚11)、一个电源VCC端(引脚20)和一个接地端(引脚10)。 上一页 下一页 返回 8. 2可编程逻辑器件简介 ( 3 ) GAL的每一个输出端都对应有一个输出逻辑宏单元OLMC 。OLMC主要由4部分组成: ①或门阵列(8输入或门阵列，其中一个输入受控制。 ②异或门(异或门用于控制输出信号极性，XOR ( n ) = 0输出低电平有效，XOR(n)=1输出高电平效，n为输出引脚号) ③正边沿触发的D触发器(锁存或门输出状态，使GAL适用于时序逻辑电路)。 ④4个数据选择器(MUX)。 数据选择器包括乘积项数据选择器PTMUX、三态数据选择器STMUX、反馈数据选择器FMUX和输出数据选择器OMUX。 上一页 下一页 返回 8. 2可编程逻辑器件简介 3.结构控制字 GAL16V8的各种配置是经结构控制字来控制的。GAL16V8的结构控制字如图8-12所示，控制字中XOR ( n)和AC1(n)里的数字n分别表示对输出引脚号为n的OLMC控制。 结构控制字中各位功能如下: ①同步位SYN 。SYN用以确定GAL器件具有组合逻辑输出功能还是时序逻辑输出功能。SYN = 1，具有组合型输出能力;SYN = 0 , GAL具有寄存器型输