2016创新性实验研究报告模板.doc

2013-2014 学年＿第一 ＿学期 山东科技大学电工电子实验教学中心 创新性实验研究报告 实验项目名称＿＿秒表设计 ＿＿ ＿＿＿＿＿ 组长姓名 刘哲 学号 1101100815 联系电话 E-mail 779682654@qq .com 成员姓名 王铭新 学号 1101100935 成员姓名 李皓晨 学号 1101100712 专 业 自动化 班级 2011级4班 指导教师及职称 吕常智 2014年 1 月 3 日 一、实验摘要 我们在QuartusII软件平台上，运用VHDL语言，完成了数字时钟设计的软件编程、编译、综合、仿真，成功完成仿真之后，我们到实验室使用EDA实验箱，实现数字秒表的验证。在我们试验中最关键的就是获得100Hz计数脉冲，除此之外，数字秒表需有清零控制端，以及启动控制端、保持保持，以便数字时钟能随意停止及启动.数字时钟由分频率器，十二或二十四进制计数器，六十进制计数器，六进制计数器，十进制计数，扫描显示译码器组成，能够完成清零、启动、保持（可以使用键盘或拨码开关置数）功能以及时、分、秒、百分之一秒显示准确。 二、实验目的 学会采用QuartusII工具，深入理解并根据计数器的设计原理利用VHDL语言实现一个秒表，要求计数到59.59显示，时钟源为1HZ，具有清零的功能，利用波形文件进行软件仿真，并且在试验箱上进行验证，用4个数码管分别显示。综合实验系统的使用方法，熟悉创新性实验报告的撰写方法。我们本组在此基础上一块完成了对分的计数。 三、实验场地及仪器、设备和材料： 试验场地：EDA实验室 试验设备: 计算机、QuartusII软件、EDA试验箱 四、实验内容 1、实验原理 简单原理就是由10MHZ的信号脉冲通过100000进制计数器来提供100HZ的信号，然后信号进入百分之一秒的个位10进制计数器，当计数达到十，产生进位信号到下一级，当百分之一秒的十位计数器达到十时，产生进位信号作为秒计数器的输入信号，以此类推；并且，百分之一秒计数器，秒计数器，分计数器，时计数器的计数信号由led7:0输至数码管显示。 1. clk信号为实验板上的标准的1Hz脉冲 2．en信号为启动、保持端，en信号为低电平，此时所有的显示器均暂停工作，保持原来状态，en为高电平时，所有的显示器均从先前状态继续递增的工作 3．clr信号为低电平清零信号 4. led7:0信号是来驱动数码管显示的 5. sel2:0为位选择控制信号，决定哪一个数码管显示数字 2、实验内容 1.根据电路特点，用层次设计概念。将此设计任务分成若干设计模块，规定每一模块的功能和各模块之间的接口，同时加深层次化设计概念。 2.软件的元件管理深层含义，以及元件模块之间的连接概念； 3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，会有更深一步的了解。 4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。 5.所有模块用VHDL语言设计 3、实验步骤 设计数字秒表电路逻辑图如下: 启动QuartusII工具，打开输入程序窗口，将程序打入运行，程序如下： library ieee; use ieee.std_logic_1164.all; USE ieee.std_logic_UNSIGNED.all; ENTITY MIAOBIAO IS PORT(CLK,CLK1,STA,POS,STO,RST:IN STD_LOGIC; CQ1,CQ2,CQ3,CQ4,CQ5,CQ6:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CLK2:OUT STD_LOGIC); END MIAOBIAO; ARCHITECTURE BEHAV OF MIAOBIAO IS BEGIN PROCESS(CLK) VARIABLE NUM:INTEGER RANGE 0 TO 3600; VARIABLE Q:STD_LOGIC; BEGIN IF CLKEVENT AND CLK =1 THEN IF NUM=3600 THEN NUM:=0;Q:=NOT Q; ELSE NU