嵌入式技术及应用教学课件作者曹金玲第六章课件.ppt

第6章 时钟与电源管理 概述 S3C2410A在使用之前，需要对其工作时钟进行配置，配置后S3C2410A才能够正常工作。电源管理则说明了S3C2410A的几种工作状态与功耗之间的关系，以便用户以节电为目的根据不同的需要控制S3C2410A的工作状态。 6.1 S3C2410A的时钟配置 6.2 S3C2410A的电源管理 6.3 相关寄存器描述 6.1 S3C2410A的时钟配置 6.1.1 分频和锁相环倍频 1、分频器 分频器是同步时序电路中的典型应用，其功能是按照具体的数值降低时钟源的频率以满足一定的应用。常用的分频器有2分频、4分频和8分频等偶数分频。当然改变电路形式还可以实现较复杂的奇数分频（半整数分频）或任意小数分频。 6.1 S3C2410A的时钟配置 2、锁相环（PLL——phase lock loop） 锁相环（PLL——phase lock loop）可以当作倍频器使用，即对输入的频率信号进行乘法操作，如2倍频、4倍频和8倍频等，以便产生比输入信号频率更高的时钟信号。锁相环是一个闭环的自动控制系统，它能够保证输出信号的相位和输入信号的相位同步，此时称为锁相环为锁定状态。一旦这两个信号相位发生失步，那么在锁相环能调整的范围内，它会自动调整重新让输出信号的相位与输入信号同步。计算公式是fout=M×fin，且输出信号与输入信号同步（相位同步） 6.1 S3C2410A的时钟配置 6.1.2 时钟配置 S3C2410A的时钟和电源管理模块由三部分组成，分别是时钟控制模块、USB控制模块和电源控制模块。 S3C2410A的时钟控制逻辑可以产生CPU所用的FCLK时钟信号，AHB总线所用的HCLK时钟信号和APB总线所用的PCLK时钟信号。S3C2410A有两个锁相环（PLL），其中一个锁相环用于产生FCLK、HCLK和PCLK信号；另一个锁相环产生USB模块所用的48MHz信号。时钟控制逻辑可以产生频率较低的时钟信号而不采用锁相环。为了降低电源功耗，时钟控制逻辑用软件控制时钟信号与外设模块连接或断开。 6.1 S3C2410A的时钟配置 1．时钟模块结构 6.1 S3C2410A的时钟配置 2．时钟源选择 表6-1为启动时时钟源的选择，说明了模式控制引脚（OM3和OM2）和S3C2410A时钟源选择之间的关系。在nRESET信号的上升沿处，OM3和OM2引脚的状态被内部锁存器锁存。这里需要注意的是，尽管S3C2410A上电复位后锁相环MPLL即开始工作，但直到用户为寄存器MPLLCON写入可用的数值后MPLL的输出才能作为芯片的系统时钟使用。在可用设置生效之前，来自外部晶体的时钟或外部时钟源的时钟将直接被用作系统时钟。即使用户不想更改寄存器MPLLCON的默认值，也要求用户向寄存器MPLLCON写入与默认值相同的数值。 OM[3:2] MPLL状态 UPLL状态 主时钟源 USB时钟源 00 打开 打开 晶体 晶体 01 打开 打开 晶体 EXTCLK 10 打开 打开 EXTCLK 晶体 11 打开 打开 EXTCLK EXTCLK 6.1 S3C2410A的时钟配置 3、PLL 有关锁相环的具体知识与本书内容关系度不高就不再赘述了，这里只给出锁相环MPLL的输入频率和输出频率的关系公式，利用这个公式就可以计算出不同配置下，S3C2410A的系统时钟频率了。 /（p×2S ）（m=M+8，p=P+2） ? 公式中的M、P和S的值在寄存器PLLCON中都有定义。 6.1 S3C2410A的时钟配置 4、时钟控制逻辑 6.1 S3C2410A的时钟配置 5．USB时钟控制 S3C2410A中的USB主机接口和USB设备接口工作时需要48MHz时钟。在S3C2410A中，锁相环UPLL负责产生USB所用的48MHz信号（UCLK）。在UPLL被配置之前，UCLK信号无效。 条件 UCLK状态 UPLL状态 系统复位后 UCLK为外部时钟源产生的时钟 打开 UPLL配置后 在锁相环锁定之前，UCLK为低电平； 在锁相环锁定之后，UCLK=48MHz 打开 配置CLKSLOW寄存器而关闭UPLL UCLK为外部时钟源产生的时钟 关闭 配置CLKSLOW寄存器而打开UPLL UCLK=48MHz 打开 6.1 S3C2410A的时钟配置 6、FCLK、HCLK和PCLK FCLK、HCLK和PCLK是S3C2410A工作时使用的时钟信号。FCLK是CPU内核ARM920T所用的时钟信号。HCLK是AHB总线所用时钟信号，AHB总线上连接了存储器控制器、中断控制器、LCD控制器、DMA控制器和USB主机模块。PCLk是APB总线所用时钟信号，APB总线上连接了诸如WDT（看门狗定时器）、IIS、I2C、PWM定时器、MMC接