lab13用QuartusII建立工程,调用SignalTapII,形成波形.docx

Lab 13实验目的用Quartus II建立工程，调用SignalTapII，形成波形！实验内容学习SignalTap II 的使用，了解工程内部信息，生成一个信号逻辑，并传输到屏幕显示。3.代码分析dds原理代码与实验12一样：module DDS#( parameter PHASE_W = 24, parameter DATA_W = 16, parameter TABLE_AW = 12, parameter MEM_FILE = SineTable.dat)( input [PHASE_W - 1 : 0] FreqWord, input [PHASE_W - 1 : 0] PhaseShift, input Clock, input ClkEn, output signed [DATA_W - 1 : 0] Out);reg signed [DATA_W - 1 : 0] sinTable[2 ** TABLE_AW - 1 : 0]; // Sine tableROMreg [PHASE_W - 1 : 0] phase; // Phase Accumulater wire [PHASE_W - 1 : 0] addr = phase + PhaseShift; // Phase Shift assign Out = sinTable[addr[PHASE_W - 1 : PHASE_W - TABLE_AW]]; // Look　up the table initial begin phase = 0; $readmemh(MEM_FILE, sinTable); // Initialize the ROM end always@(posedge Clock) begin if(ClkEn) phase = phase + FreqWord; endendmoduledds_test代码序列：module dds_test (input CLOCK_50,output [15:0] GPIO0_D);ddsthe_dds_inst (.FreqWord(24h10000),.PhaseShift(24h0),.Clock(CLOCK_50),.ClkEn(1b1),.Out(GPIO0_D));Endmodule4.实验步骤打开quartus II，打开上一次实验所用到的工程。File – open project打开后将整个程序进行全编译！将DE0开发板接入，将所有工程下载到开发板中。然后建立一个signaltap II logic analyzer file文件。File –new file –signaltap II logic analyzer file在新建立的文件中如图位置点击选中CLOCK_50，点击ok双击文件左侧空白处单机list选中GPIO0_D选择ok然后选中所生成的引脚，右键点击选择low类型，剑气设立为低电平型继续双击，将look in类型改为dda：the_dds_inst,然后选中phase引脚然后将文件保存到文件夹中。全编译之后，将文件中的hardware改为USB-Blaster[USB-0]类型。点击如如图位置，系统就会根据情形，捕捉所需要的信息，从而得到所需要的内容。文件执行后所得到的信息如图需所示：如若需要看到模拟内型的信号，可选中所需的信号，单机右键，选择如入所示的地方：选测后则可看到如图所示的信息：5.实验总结通过这次试验要我知道了怎样有quartus II捕捉工程执行时的内部信号，深入其中，从而能够真正的了解小信号的变化！6.参考文献1. 康华光主编. 电子技术基础（数字部分，第五版）.高等教育出版社2. 罗杰主编. Verilog HDL与数字ASIC设计基础. 华中科技大学出版社