基于CPLD的VGA显示课程设计报告.pdf

CPLD课程设计报告 一、课程设计题目：VGA 显示 设计目的： 1、学习Verilog HDL 的设计技巧 2 、学习VGA 接口特点 3、学习嵌入式逻辑分析仪的使用 设计内容： 以24M 的工作频率，每个时钟周期输出一个象素，每行个800 象素，每场 525 个象素 二、工作原理和硬件连接 1. VGA 显示原理 常见的彩色显示器一般由 CRT(阴极射线管)构成，彩色是由 R(红)、G(绿)、 B(蓝)3色组成。显示是采用逐行扫描的方式，阴极射线枪发出的电子束打在涂有 荧光粉的荧光屏上，产生RGB 三色基，最后合成一个彩色图像。从荧幕的左上 方开始向右扫描，每扫完一行图像电子束回到下一行的最左端，每行结束后电子 枪回扫的过程中进行消隐。然后从新开始行扫描，消隐……，直到扫到荧幕的右 下方，电子束回到荧幕的左上方从新开始新的图像扫描，并且在回到荧幕左上方 的过程中进行消隐。在消隐过程中不发射电子束。每一行扫描结束时，用HS(行 同步)信号进行同步；扫描完所有的行后用VS(场同步)信号进行同步。 VGA 的行、场扫描时序见图1。图中行频和场频在数量上有很大差别，但时序 上一样。因此，图1只是示例HS 信号、VS 信号的行(场)扫描时间、行(场)同步 时间、前沿时间、后沿时间、激励视频时间等。 2. VGA 时序分析 通过对VGA 显示卡基本工作原理的分析可知，要实现VGA 显示就要解决数 据来源、数据存储、时序实现等问题，其中关键还是如何实现VGA 时序。VGA 的标准参考显示时序如图2所示。行时序和帧时序都需要产生同步脉冲(Sync a)、 显示后沿(Back porch b)、显示时序段(Display interval c)和显示前沿(Front porch d) 四个部分。几种常用模式的时序参数如表1所示。 ３．VGA 时序实现 首先，根据刷新频率确定主时钟频率，然后由主时钟频率和图像分辨率计算 出行总周期数，再把表1中给出的a、b 、c、d 各时序段的时间按照主计数脉冲源 频率折算成时钟周期数。在CPLD 中利用计数器和RS 触发器，以计算出的各时 序段时钟周期数为基准，产生不同宽度和周期的脉冲信号，再利用它们的逻辑组 合构成图2 中的a、b 、c、d 各时序段以及D ／A 转换器的空白信号BLANK 和同 步信号SYNC。 计算机 VGA(640×480 ，60Hz 图像格式的信号时序，其点时钟DCLK 为 25.175MHz, 场频为59.94Hz 。图中 Vsync 为场同步信号，场周期 Tvsync 为 16.683ms，每场有525行，其中480行为有效显示行，45行为场消隐期。场同步信 号Vs 每场有一个脉冲，该脉冲的低电平宽度twv 为63us （2行）。场消隐期包括 场同步时间twv、场消隐前肩thv （13行）、场消隐后肩tvh （30行），共45行。行 周期 Thsynv 为31.78us，每显示行包括800点，其中640点为有效显示区，160点 为行消隐期（非显示区）。 行同步信号Hs 每行有一个脉冲，该脉冲的低电平宽 度twh 为3.81us （即96个DCLK ）；行消隐期包括行同步时间twh ，行消隐前肩thc （19个DCLK ）和行消隐后肩tch （45个DCLK ），共160个点时钟(复合消隐信号 是行消隐信号和场消隐信号的逻辑与，在有效显示期复合消隐信号为高电平，在 非显示区域它是低电平。 试验箱所用像素扫描频率为40Mhz，按每行800个像素，每场525个像素，则行频 率为5khz，场频为9.52hz． //行、场同步信号的处理 //-- hsync________ //hcnt 0 639 663 759 799 //-- vsync ________ //vcnt 0 479 497 499 524 VGA 时序信号产生模块 VGA 时序信号产生模块包括行点数计数器h_cnt 、场行数计数器v_cnt 、行 同步产生状态机h_state 和场同步产生状态机v_state 等。其中，行点数计数器是 800进制计数器，场行数计数器是525进制计数器( 行同步状态机 h_st