EDA课程设计报告之数字时钟设计(哦~).doc
文本预览下载声明
计 算 机 科 学 与 技 术 学 院
EDA课程设计报告
—底层
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY SECOND IS
PORT (CLK1,R:IN STD_LOGIC;
CO1:OUT STD_LOGIC;
S0,S1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
);
END ;
ARCHITECTURE XIA OF SECOND IS
BEGIN
PROCESS(CLK1,R,SS0,SS1)
VARIABLE SSS0,SSS1:STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF R=1 THEN SSS0:SSS1:
ELSIF CLK1EVENT AND CLK1=1 THEN
IF SSS1AND SSS0
THEN CO1=1;SSS0: SSS1:
ELSIF SSS0THEN SSS0:SSS1:=SSS1+1;
ELSE SSS0:=SSS0+1;CO1=0;
END IF;
END IF;
S0=SSS0;
S1=SSS1;
END PROCESS;
END ;
分—底层
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY MINUTE IS
PORT (CLK2,R,S:IN STD_LOGIC;
MM0,MM1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
CO2:OUT STD_LOGIC;
M0,M1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)
);
END ;
ARCHITECTURE XIA OF MINUTE IS
BEGIN
PROCESS(CLK2,R,S,MM0,MM1)
VARIABLE MMM0,MMM1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF R=1 THEN MMM0:=0000;MMM1:=0000;
ELSIF S=1 THEN MMM0:=MM0;MMM1:=MM1;
ELSIF CLK2EVENT AND CLK2=1 THEN
IF MMM1=0101 AND MMM0=1001
THEN CO2=1;MMM0:=0000; MMM1:=0000;
ELSIF MMM0=1001 THEN MMM0:=0000;MMM1:=MMM1+1;CO2=0;
ELSE MMM0:=MMM0+1;CO2=0;
END IF;
END IF;
M0=MMM0;
M1=MMM1;
END PROCESS;
END ;
时—底层
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.std_logic_unsigned.all;
ENTITY HOUR IS
PORT (CLK3,R,S:IN STD_LOGIC;
HH0:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
HH1:IN STD_LOGIC_VECTOR(1 DOWNTO 0);
H0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
H1:OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
NUMBER2:OUT STD_LOGIC_V
显示全部