EDA课程设计--四人智力竞赛计数抢答器教程.doc
文本预览下载声明
四人智力竞赛计数抢答器
设计任务与要求
任务：要求设计一个四人智力计数抢答器。
要求：四人使用抢答，当其中一人按下抢答器，将封锁其余抢答器，数码管显示一位二进制数，同时倒计时开始计时（0—99）秒，如果在倒计时间内没答完题报警器开始响。
总体框图
根据设计要求，本系统应具有第一抢答信号的鉴别和锁存、答题计时、动态显示和声光提示等功能。为了完成上述功能，该系统应由抢答鉴别和锁存电路、答题计时电路、数显驱动电路和声光驱动电路等组成。
抢答器设计的关键是准确地判断第一抢答信号和锁存。在得到第一抢答信号后应立即进行电路封锁，使其他组抢答无效。形成抢答信号后，由数显电路显示抢答组别，由声光电路提示超时抢答。
输入电路
判别电路
声光数显控制电路
声光显示
数字显示
计时电路
图1 总体框图
选择器件
1、装有QuartusII软件的计算机一台。
2、7段数码显示管。
3、芯片：使用Altera公司生产的Cyclone系列芯片，如EP1C12Q240C8芯片。
4、EDA实验箱一个。
5，下载接口是数字芯片的下载接口（JTAG）主要用于FPGA芯片的数据下载。
6、时钟源。
Cyclone的性能特性
Cyclone器件的性能足以和业界最快的FPGA进行竞争。Cyclone FPGA内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有： 1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
2）FPGA可做其它全定制或半定制ASIC电路的中试样片。 3）FPGA内部有丰富的触发器和I／O引脚。 4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。 5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。 可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
功能模块
1：
library ieee;
use ieee.std_logic_1164.all;
entity feng is
port(cp,clr:in std_logic;
q :out std_logic);
end feng;
architecture feng_arc of feng is
begin
process(cp,clr)
begin
if clr=0 then
q=0;
elsif cpevent and cp=0 then
q=1;
end if;
end process;
end feng_arc;
此程序为抢答鉴别模块feng
该模块主要实现抢答和鉴别的功能。在主持人发出抢答指令以后，若 有参赛者按下抢答器的按钮，该模块将参赛者按下按键的信号输出高电平给锁 存模块。
图2 抢答鉴别模块的仿真波形
clr是低电平有效；当cp来个下降沿时，输出q将一直为高电平符合模块要求。
2 ：
library ieee;
use ieee.std_logic_1164.all;
entity sel is
port(clk:in std_logic;
a:out integer range 0 to 7);
end sel;
architecture one of sel is
begin
process(clk)
variable aa: integer range 0 to 7;
begin
if clkevent and clk=1 then
aa := aa + 1 ;
end if;
a=aa;
end process;
end one;
此程序为VHDL程序
该程序生成的符号及仿真波形如下：
图3 片选信号模块仿真图
当来一个脉冲时，输出将增加1，符合模块要求。
3 ：
library ieee;
use ieee.std_logic_1164.all;
entity lockb is
port(d1,d2,d3,d4:in std_logic;
clk,clr :in std_logic;
q1,q2,q3,q4,alm:out std_logic);
e
显示全部