Cyclone器件中PLL的使用.doc

Cyclone器件中的PLL使用介绍 摘要：Cyclone? FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera? Quartus? II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出（TCO）和建立（TSU）时间。 关键字：Cyclone? FPGA 锁相环 PLL 硬件结构 每个Cyclone FPGA包括具有多达两个PLL。表1为几种型号Cyclone FPGA内可用的PLL数量。 表1注释： （1） 位于器件的左侧中部 （2） 位于器件的右侧中部 表2：Cyclone PLL功能 功能 说明 时钟倍频和分频 M/（N×后scale计数器）（1） 相位偏移 小至156皮秒（ps）的增量幅度（2），（3） 可编程占空比 ? 内部时钟输出数量 每个PLL两个输出 外部时钟输出数量（4） 每个PLL一个输出 锁定端口可以输入逻辑阵列 ? PLL时钟输出可以输入逻辑阵列 ? 表2注释： （1）M，N和后scale计数器的值从1至32； （2）最小的相位偏移量为压控振荡器（VCO）周期除以8； （3）对于角度调整，Cyclone FPGA的偏移输出频率的增量至少为45o。更小的角度增量可能取决于PLL时钟输出的倍频/分频系数； （4） 100脚的扁平四方封装（TQFP）的EP1C3器件不支持PLL LVDS输出或外部时钟输出，144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出。 Cyclone PLL区块 PLL主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。PLL由许多部分组成，共同完成相位调整。Cyclone PLL采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和反馈时钟对齐。根据占空比规定确定下降沿。PFD产生一个上升或下降信号，决定VCO是否需要以更高或更低的频率工作。PFD输出施加在电荷泵和环路滤波器，产生控制电压设置VCO的频率。如果PFD产生上升信号，然后VCO就会增加。反之，下降信号会降低VCO的频率。PFD输出这些上升和下降信号给电荷泵。如果电荷泵收到上升信号，电流注入环路滤波器。反之，如果收到下降信号，电流就会流出环路滤波器。环路滤波器把这些上升和下降信号转换为电压，作为VCO的偏置电压。环路滤波器还消除了电荷泵的干扰，防止电压过冲，这样就会最小化VCO的抖动。环路滤波器的电压决定了VCO操作的速度。VCO是用四级差分环路滤波器实现的。反馈环路中的分频计数器增加输入参考频率以上的VCO频率，使得VCO频率（fVCO）等于输入参考时钟（fREF）的M倍。PFD的输入参考时钟（fREF）等于输入时钟（fIN）除以欲scale计数器（N）。因此，PFD某个输入的反馈时钟（fFB）锁定于PFD的另一个输入的参考时钟（fREF）。VCO的输出输入三个后scale计数器（G0、G1和E）。这些后scale计数器可以在PLL中产生许多谐振频率。另外，PLL有内部延迟单元补偿全局时钟网络的走线和外部时钟输出管脚的I/O缓冲器延迟。这些内部延迟是固定的，用户无法控制。 2.软件简述 Quartus II软件中用altpll宏功能调用Cyclone PLL。图2是Cyclone PLL的端口（用Quartus II altpll宏功能内的名称）以及来源和目的。要注意altpll的c[1..0]和e0时钟输出端口是由后scale计数器G0、G1和E驱动的。G0和G1计数器驱动c0和c1 PLL输出的内部全局时钟网络，E计数器驱动到e0 PLL输出连接的PLL外部时钟输出管脚。 图2 Cyclone PLL的端口 图2的注释： （1） 你可以把这些信号分配给单端I/O标准或LVDS； （2） Inclk0必须由专用时钟输入管脚驱动； （3） e0驱动两用PLL[2..1]_OUT管脚。 表3：PLL输入信号 端口 说明 来源 目的 inclk0 PLL的时钟输入 专用时钟输入管脚（1） /n计数器 pllena（2） pllena是高有效信号，是PLL的启动和复位信号。它可以启动一个或两个PLL。当该信号为低时，PLL时钟输出端口输出为GND，PLL失锁。一旦该信号再次变高，锁定过程开始，PLL重新和输入参考时钟同步。可以由内部逻辑或任意的通用I/O管脚驱动pllena。 逻辑阵列（3） PLL控制信号 areset areset是高有效信号，复