管线式类比数位转换器功率最佳化模型.PDF

管線式類比數位轉換器功率最佳化模型 管線式類比數位轉換器功率最佳化模型 Power Optimization Model for Pipelined Analog-to-Digital Converter 陳以勛I-Hsun Chen 混合式積體電路設計部 摘要 1. 前言 無線通訊技術對於人類在遠距資訊傳輸產 根據摩爾定律(Moore’s Law) ，單位面積上可 生極大助益，而數位訊號處理(DSP) 的發展更大 放置的電晶體數目 ，約隔 18 個月會增加一倍， 大提升了整體資料的運算量。為了有效提高效能 性能也將提升一倍。特別是針對現今使用系統晶 並縮小面積與節省製造成本，系 統晶片 (SoC, 片(SoC)技術之無線通訊與高解析度視訊系統而 System on a Chip)的設計更是時勢所趨。在系統 言 ，隨著製程與數位訊號處理技術的進步 ，功率 晶片的設計中 ，功率消耗將關係到整體晶片的散 消耗將成為一個日益重要的議題。 熱與電源使用效率。因此 ，將自然界類比訊號有 在系統晶片設計中 ，數位電路的功率消耗幾 效率地數位化 ，便成了無線通訊技術中一項極為 乎可以隨著元件縮小而直線下降 ，但類比電路由 重要的議題。以現今無線通訊的應用需求來說， 於單位面積之寄生電容提高、輸入電壓擺幅降低 中高解析度(10~ 12bits)與中等速度(~100MHz) 之 等等問題 ，很有可能導致功率消耗不減反增。因 管 線 式 (Pipelined) 類 比 數 位 轉 換 器 (Analog to 此 ，如何降低類比電路功率消耗的關鍵 ，將是發 Digital Converter, ADC)正被廣泛應用。在一般情 展系統與電路的新技術。 況下 ，考慮到管線式類比數位轉換器內部倍數數 本篇論文提出一種新的設計流程與方法 ，在 位 類 比 轉 換 器 (Multiplier Digital to Analog 設計管線式類比數位轉換器之前 ，可預先評估各 Converter, MDAC)之設計難度，最常見的架構為 種架構的消耗功率，進 而求得功率最佳化之架 每一級 1.5 位元，但並不一定是最佳化[1] [2] [3] 構，藉此可提升電路設計之效率與效能。 。對系統晶片中之類比數位轉換器轉換效率而 [4] 言 ，相同規格下該使用何種架構以實現最小之功 2. 功率最佳化模型 率消耗 ，將會成為熱門且迫切的問題。本文將針 對此一議題 ，提出管線式類比數位轉換器之功率 2.1 管線式類比數位轉換器架構 最佳化演算模型 ，評估管線式類比數位轉換器在 管線式類比數位轉換器的架構 ，大致上可包 各種架構之下的功率消耗 ，藉此求得其功率最佳 含 四 個 部 份 ， 前 端 取 樣 保 持 電 路 (Front-end 化架構。 Sample-and-Hold) 、串接的各級、後端快 閃式類 80 系統晶片 007期 Power Optimization Model for Pipelined Analog-to-Digital Converter 比數位轉換器(Flash ADC)、數位邏輯部份 ，而其