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fpga设计心得体会 　　篇一：fpga设计的几个实例 　　Verilog HDL设计 练习一．简单的组合逻辑设计  　　练习一．简单的组合逻辑设计  　　目的: 掌握基本组合逻辑电路的实现方法。  　　这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码：  　　//--------------- -----------------  　　module compare(equal,a,b);  　　input a,b;  　　output equal;  　　assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。  　　endmodule  　　测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。  　　测试模块源代码：  　　`timescale 1ns/1ns//定义时间单位。  　　`include ./ //包含模块文件。在有的仿真调试环境中并不需要此语句。 //而需要从调试环境的菜单中键入有关模块文件的路径和名称 module comparetest;  　　reg a,b;//在测试文件中需要进行赋值的变量要定义成ren型，一般为inputwire equal;//在测试文件中只要进行连接定义成wire型，一般为output  　　initial //initial常用于仿真时信号的给出。  　　begin //initial语句就是给出在什么时间给定什么样的值  　　a=0;  　　b=0;  　　#100 a=0; b=1;  　　#100 a=1; b=1;  　　#100 a=1; b=0;  　　#100 $stop;//系统任务，暂停仿真以便观察仿真波形。  　　end  　　compare//模块名// compare1(.equal(equal),.a(a),.b(b)); //调用模块。 //括号内的为测试文件的信号，而.a等为模块要连接的信号  　　endmodule  　　仿真波形（部分）：  　　练习：  　　设计一个字节（8位）比较器。  　　要求：比较两个字节的大小，如a[7:0]大于 b[7:0]输出高电平,否则输出低电平,改写测试模型,使其能进行比较全面的测试。  　　练习二. 简单时序逻辑电路的设计  　　目的：掌握基本时序逻辑电路的实现。  　　在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型，我们通常使用always块和 @(posedge clk)或 @(negedge clk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。  　　// half_:  　　module half_clk(reset,clk_in,clk_out);  　　input clk_in,reset;  　　output clk_out;  　　reg clk_out;  　　always @(posedge clk_in)  　　begin  　　if(!reset) clk_out=0;  　　elseclk_out=~clk_out;  　　end  　　endmodule  　　在always块中，被赋值的信号都必须定义为reg型，这是由时序逻辑电路的特点所决定的。对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态。为了能正确地观察到仿真结果，在可综合风格的模块中我们通常定义一个复位信号reset，当reset为低电平时，对电路中的寄存器进行复位。  　　测试模块的源代码：  　　//------------------- clk_ -----------------------------  　　`timescale 1ns/100ps  　　`define clk_cycle 50  　　module clk_  　　reg clk,reset;  　　wire clk_out;  　　always #`clk_cycle clk = ~clk;  　　initial  　　begin  　　clk = 0;  　　reset = 1;  　　#100 r