基于随机化聚类算法的扫描时钟分组方法-软件工程专业论文.docx

学校代码 分 类 号 10701 1TN82TN4 1 TN82 学 号 1211122840 密 级 公开 西安电子科技大学 硕士学位论文 基于随机化聚类算法的扫描时钟分组方法 作者姓名：曹天晓 领 域：软件工程 学位类别：工程硕士 学校导师姓名、职称： 刘红侠教授 企业导师姓名、职称： 张利锋高工 提交日期： 2015 年 3 月 Scan Clock Grouping Method Based on Randomized Clustering Algorithm A thesis submitted to XIDIAN UNIVERSITY in partial fulfillment of the requirements for the degree of Master in Software Engineering By Cao Tianxiao Supervisor: Liu Hongxia Zhang Lifeng March 2015 西安电子科技大学 学位论文独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在 导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标 注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成 果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的 材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的说 明并表示了谢意。 学位论文若有不实之处，本人承担一切法律责任。 本人签名： 日 期： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究 生在校攻读学位期间论文工作的知识产权单位属于西安电子科技大学。学校有权 保留送交论文的复印件，允许查阅、借阅论文；学校可以公布论文的全部或部分 内容，允许采用影印、缩印或其它复制手段保存论文。同时本人保证，获得学位 后结合学位论文研究成果撰写的文章，署名单位为西安电子科技大学。 保密的学位论文在 年解密后适用本授权书。 本人签名： 导师签名： 日 期： 日 期： 摘要 摘要 西安电 西安电子科技大学硕士学位论文 I I PAGE PAGE VI 摘要 目前，基于 IP（Intellectual Property）复用的片上系统设计方法使得专用集成 电路（ASIC，Application Specific Integrated Circuit）的设计效率大幅提高。但这种 方法也带来了新的挑 战，高性能集成电路 的可测性设计 （ DFT ， Design For Testability）就是其中最严峻的部分。 本课题主要是实现了一款含有同步与异步时钟域的大规模数字基带芯片的 ATPG（Automatic Test Pattern Generation，自动测试图形生成）时钟结构优化设计。 对大规模的集成电路测试平台，因其电路复杂性高，要达到非常高的故障覆盖率 （fault coverage）是非常困难的。如何在保证故障覆盖率的同时减少测试向量数量， 成为减少测试成本的研究热点。 本文以数字基带芯片的测试向量生成时的时钟结构为研究对象，以提高故障 覆盖率和减少测试向量数量为主要目标，设计了随机化聚类算法应用于生成扫描 时钟结构，并提出改进型的错位捕获（staggered LOC）技术产生测试向量。本文 的主要研究内容和所取得的成果如下： 1.在诸聚类算法中，层次聚类算法具有速度快，算法简单的特点，但是其精度 较低。本文在层次聚类算法中引入随机化步骤，使算法运行过程带有随机成分， 并在多次运行后挑选优化的结果，弥补了层次聚类算法精确度不足的缺点。使之 成为适合对含有同步与异步时钟域的大规模芯片进行时钟分组的算法。 2.在 stuck-at 测试模式下，用随机化聚类算法对时钟域进行分组，得到优化的 扫描时钟结构，可以减少跨时钟域传播路径的数量，提高故障覆盖率。 3.在延时测试（delay test）模式下，通过随机化聚类算法对时钟域进行分组， 将互相之间没有跨时钟域传输路径的异步时钟域划分成一组。在同一捕获窗口 （capture window）内利用并行捕获（simultaneous Launch-on-Capture）与改进型错 位捕获（staggered capture）技术，对时钟域组进行组内并行，组间串行的测试捕 获（launch-capture）方法。可以较大程度减少测试向量数量，缩短机台测试时间。 关键词：可测性设计；扫描时钟分组；ATPG；随机算法；聚类；staggered LOC 论文类型：应用基础技术 AB ABSTRACT 西安电 西安