基于某FPGA地VerilogHDL数字钟设计-.pdf

实用标准 基于 FPGA的 Verilog HDL 数字钟设计 专业班级 姓 名 学 号 一、实验目的 1. 掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 2. 熟悉一种 EDA软件使用； 3. 掌握 Verilog 设计方法； 4. 掌握分模块分层次的设计方法； 5. 用 Verilog 完成一个多功能数字钟设计 ; 6. 学会 FPGA的仿真。 二、实验要求 功能要求： 利用实验板设计实现一个能显示时分秒的多功能电子钟，基本功能： 1) 准确计时，以数字形式显示时、分、秒，可通过按键选择当前显示时间范围模式； 2) 计时时间范围 00:00:00 －23:59:59 3) 可实现校正时间功能； 4) 可通过实现时钟复位功能： 00:00:00 扩展功能： 5) 定时报：时间自定 ( 不要求改变 ) ，闹 1 分钟 (1kHz) 利用板上 LED或外接电路实 现。 6) 仿广播电台正点报时： XX:59:[51,53,55,57(500Hz);59(1kHz)] 用板上 LED 或 外接 7) 报整点时数： XX:00:[00.5-XX.5](1kHz) ，自动、手动 用板上 LED或外接 8) 手动输入校时； 9) 手动输入定时闹钟； 10) 万年历； 11) 其他扩展功能； 设计步骤与要求： 1) 计算并说明采用 Basys2 实验板时钟 50MHz实现系统功能的基本原理。 2) 在 Xilinx ISE13.1 软件中，利用层次化方法，设计实现模一百计数及显示的电 路系统，设计模块间的连接调用关系，编写并输入所设计的源程序文件。 3) 对源程序进行编译及仿真分析 （注意合理设置， 以便能够在验证逻辑的基础上尽快 得出仿真结果） 。 4) 输入管脚约束文件，对设计项目进行编译与逻辑综合，生成下载所需 .bit 文件。 5) 在 Basys2 实验板上下载所生成的 .bit 文件，观察验证所设计的电路功能。 文案大全 实用标准 三、实验设计 功能说明： 实现时钟，时间校时，闹铃定时，秒表计时等功能 1. 时钟功能：完成分钟 / 小时的正确计数并显示；秒的显示用 LED灯的闪烁做指示； 时钟利用 4 位数码管显示时分； 2. 闹钟定时：实现定时提醒及定时报时，利用 LED灯代替扬声器发出报时声音； 3. 时钟校时：当认为时钟不准确时，可以分别对分钟和小时位的值进行调整； 4. 秒表功能： 利用 4 个数码管完成秒表显示： 可以实现清零、 暂停并记录时间等功能。 秒表利用 4 位数码管计数； 方案说明： 本次设计由时钟模块和译码模块组成。 时钟模块中 50MHz的系统时钟 clk 分频产 生一个 1Hz 的使能控制信号 enable ，并以此产生 1s 的脉冲 second_en 以实现每秒计时，控 制各个模式下的计数显示。 由模式控制信号选择当前数码管显示哪个状态： mode=00，时钟常规显示状态， mode=01，闹铃定时状态， mode=10，时钟校时状态， mode=11，秒表计时状态； 时钟： 利用 count ，smin0 ，smin1 ，shour0 ，shour1 的计数来实现，具体情况见程序； 校时： 当 turn=1 时，调整分位 smin1 、smin0 ；当 turn=0 时，调整小时位 shour1 、shour0 ； 闹铃： 当 turn=1 时，调整分位 a