VHDL语言的基本结构课件.ppt

*VHDL語言的基本結構什麼是VHDL語言？它是20世紀80年代初，由美國國防部為其超高速積體電路VHSIC計畫提出的硬體描述語言，它支持硬體的設計、綜合、驗證和測試。IEEE於1987年公佈了VHDL的標準版本（IEEESTD1076/1987）,1993年重新公佈了新的標準（IEEESTD1076－1993）。VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguageVHDL的優點VHDL描述能力比其他硬體描述語言更強，用於設計複雜的、多層次的數字系統。支持設計庫和設計的重複使用；具有相對獨立性，設計者可以不管硬體結構及最終設計實現的目標器件；支持廣泛，目前大多數EDA軟體都支持VHDL語言；更方便地向ASIC過渡；VHDL有良好的可讀性，容易理解。VHDL原始檔案基本格式五個部分實體（Entity）結構體(Architecture)配置（Configuration）程式包（Package）庫(Library)可選LIBRARY庫名; －－庫USE庫名.程式包名.; －－程式包ENTITY實體名IS －－實體 PORT(……);END實體名;ARCHITECTURE結構體名OF實體名 －－結構體 （………）END結構體名;VHDL原始檔案基本格式例：4選1數據選擇器LIBRARYIEEE; --庫USEIEEE.STD_LOGIC_1164.ALL; --程式包ENTITYex2IS --實體PORT(i0,i1,i2,i3,a,b:INSTD_LOGIC; q:OUTSTD_LOGIC);ENDex2;ARCHITECTUREex2_aOFex2IS --結構體SIGNALsel:STD_LOGIC_VECTOR(1DOWNTO0);BEGINsel=ba;q=i0WHENsel=“00”ELSEi1WHENsel=“01”ELSEi2WHENsel=“10”ELSEi3WHENsel=“11”ELSE‘x’;ENDex2_a;1、實體格式：ENTITY實體名IS[GENERIC(類屬表);][PORT(端口表);]END實體名;說明所設計的邏輯電路的輸入輸出信號及其特性（輸入、輸出、雙向）ENTITYmux21aISPORT(a,b:INBIT;s:INBIT;y:OUTBIT);ENDmux21a;實體2選1多路選擇器的VHDL實體描述PORT（端口）說明PORT(端口名:端口模式數據類型;{端口名:端口模式數據類型});端口名是設計者為實體的每一個對外通道所取的名字端口模式是指這些通道上的數據流動方式數據類型是指端口上流動的數據的表達格式或取值類型，VHDL要求只有相同數據類型的端口信號和運算元才能相互作用。PORT說明語句是對一個設計實體介面的說明及對設計實體與外部電路的介面通道的說明，其中包括對每一介面的輸入輸出模式和數據類型的定義。其格式如下：IN輸入，信號只能自端口到實體OUT輸出，信號只能自實體到端口INOUT雙向，信號既可輸入又可輸出BUFFER緩衝，信號自實體輸出，又有內部回饋(Datathatgoesoutoftheentityandisalsofed-backinternally）Entity端口模式：VHDL中的端口：InOutInoutBufferBlk1Blk3Blk4Blk5Blk2InInoutOutBufferEntity端口模式：Out與Buffer的區別Entitytest1isport(a:instd_logic;b,c:outstd_logic);endte