电子课程设计 数字钟（闹钟） .doc

 PAGE \* MERGEFORMAT 24 目录 第一章设计背景与要求…………………………………………………1 设计要求…………………………………………………………………1 第二章系统概述…………………………………………………………1 2.1 设计思想与方案选择………………………………………………1 2.2各功能块的组成……………………………………………………2 2.3 工作原理……………………………………………………………3 第三章单元电路设计与分析……………………………………………4 3.1 各单元电路的选择…………………………………………………4 3.2 设计及工作原理分析………………………………………………4 第四章电路的组构与调试………………………………………………8 4.1 遇到的主要问题……………………………………………………8 4.2 现象记录及原因分析………………………………………………9 4.3 解决措施及效果 …………………………………………………9 4.4 功能的测试方法、步骤，记录的数据……………………………9 第五章结束语……………………………………………………………9 5.1 对设计题目的结论性意见及进一步改进的意向说明……………9 5.2 总结设计的收获与体会……………………………………………9 附图(电路总图及各个模块详图)………………………………………10 参考文献………………………………………………………………24 设计背景与要求 设计背景 在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能会给外出办事及旅行带来烦恼。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和客观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。 设计要求 设计一个简易数字钟，具有整点报时和校时功能。 以4位LED数码管显示时、分，时为二十四进制。 时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。 整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频响四喜，响1s、停1s、直到整点前一秒以高频响1s，整点时结束。高、低频率相差一倍，一般低频可选500Hz或1kHz，高频选择1kHz或2kHz。 采用2个按键分别控制“校时”或“校分”。按下“校时”键时，时显示值以0~23循环变化：按下“校分”键时，分显示以0~59循环变化，但时显示值不能变化。 系统概述 2.1设计思想与方案选择 数字钟电路主体部分是3个计数器，其中分、时计数器的计数脉冲由校正按键控制选择秒、分计数器的溢出信号或校正10Hz计数信号。计数器的输出通过七段译码后显示同时通过数值判断电路控制蜂鸣器报时。 2.2各功能模块的构成 1.时、分、秒计数器 数字钟的计时周期为24小时，显示范围00时00分00秒~23时59分59秒。为显示译码器方便起见，秒、分计数为六十进制8421BCD码计数器（模100），再用复位法或预置零法实现模为24、状态码为0~23的计数器。 2.分、时计数器的计数脉冲选择 当分（时）校正按键又消失，分、时计数器输入10Hz的校正信号，否则，计数器分别输入秒、分计数器的溢出信号。计数信号可以通过与或门、三态门或数据选择器选择。 校正分值计数器的数值不能改变，所以分校正按键有效时必须封锁分计数器的溢出信号响时计数器的仅为，可以采用逻辑门实现控制逻辑。但要注意分校正键状态改变时避免控制器产生一个时计数器的脉冲有效边沿，引起时计数器误触发。 3.整点报时电路 采用数据选择器选择不同的频率控制蜂鸣器。在59min50s起打单数秒值（51,53,55,57）时蜂鸣器控制信号频率为500Hz，双数值时控制信号频率为0，在59min59s时控制信号频率为1kHz。当分计数值不是59或秒计数值小于50时，蜂鸣器不会鸣响。这样，蜂鸣器冥想时分计数器的状态码总是，而秒计数器的高位组BCD码为“0101”、地位组BCD码的最低位为“1”。满足鸣响条件时，若秒计数器低位组BCD码的最高位码为“0”时，蜂鸣器控制信号频率为500Hz；为“1”时，控制信号频率为1kHz。由于时间计数是逐一递增的，所以只要根据分计数器的BCD码和秒计数器和秒计数器高位组BCD码中位“1”的位和最低组BCD的最高、最低位信号电平即可综合数据选择器的控制逻辑。当不满足鸣响条件是，禁止脉冲信号控制蜂鸣器。采用秒计数脉冲控制时、分间的小数点。 简易数字钟框图 2.3工作原理 数字钟的基本工作原理是对1Hz标准频率（秒脉冲）进行计数。当秒脉冲个数累计满