VHDL语言课程设计-秒表设计.doc

VHDL语言课程设计-秒表设计 一、试验目的：???? 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。二、结构组成：??? 1、四个十进制计数器：用来分别对百分之一秒、十分之秒、秒和分进行计数；??? 2、两个6进制计数器：用来分别对十秒何时分进行计数；??? 3、分频率器：用来产生100Hz的计数脉冲；??? 4、显示译码器：完成对显示译码的控制。三、硬件要求：??? 1、主芯片EP1K100QC208—3;??? 2、6位八段扫描共阴极数码显示管；??? 3、二个按键开关（归零，启动）。四、实验内容及步骤：??? 1、根据电路特点，将此设计电路分成若干模块，规定每个模块的功能和各个模块之间的接口，然后再将各个模块和起来联试。??? 2、了解软件各元件管理层次含义，以及模块元件之间的连接概念，对不同目录下的统一设计如何融合。??? 3、适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同。??? 4、安适配划分的管脚定位，同相关功能块元件之间的连接概念。??? 5、所有模块用VHDL语言描述。五、实验源代码如下：1.分频器代码：将2.5MHz脉冲变成100Hzlibrary ieee;use ieee.std_logic_1164.all;entity div is????? port(clr,clk: in bit;q: buffer bit);end div;architecture a of div is?? signal counter:integer range 0 to 12499;begin??? process(clr,clk)????? begin?????? if (clk=1 and clkevent) then?????????????? if clr=1 then??????????? counter=0;???????? elsif counter=12499 then??????????? counter=0;??????????? q= not q;???????? else??????????? counter=counter+1;???????? end if;?????? end if;???? end process;end a;2.十进制计数器代码：原理为加法计数器，计数十时由cout进位library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 is??? port(clr,start,clk: in bit;???????? cout: out bit;???????? daout: out std_logic_vector(3 downto 0));end count10;architecture a of count10 is??? signal temp:std_logic_vector(3 downto 0);begin???? process(clk,clr)???? begin??????? if clr=1 then ?????????????? temp=0000;?????????????? cout=0; ??????? elsif (clkevent and clk=1) then?????????????? if start=1 then ???????????????? if temp=1001 then ??????????????????? temp=0000;??????????????????? cout=1; ???????????????? else ??????????????????? temp=temp+1;????????????????????? cout=0; ???????????????? end if; ?????????????? end if; ??????? end if; ???? daout=temp;???? end process;end a;3.六进制计数器代码：原