全自动洗衣机的状态机的设计Verilog.doc
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Verilog设计报告
题目：全自动洗衣机的状态机的设计
姓名
专业：电子信息科学与技术
学号：PB092027102
时间：2010-12-22
一、自动洗衣机的工作原理
洗衣机有9个工作状态分别为：空闲（idle）、第一次加水（water1）、洗衣（wash）、第一次排水（drain1）、第二次加水（water2）、漂洗（rinse）、第二次排水（drain2）、甩干（dry）、蜂鸣（beep）。
最简单的操作是在洗衣机上电后（默认水位为“中”），通过水位控制按钮设置好合适的水位，然后按下start_pause启动/暂停按钮，使洗衣机全自动完成整个洗衣过程，此时洗衣机控制器状态转移图如图所示。
全自动完成洗衣时（默认水位为“中”）洗衣机控制器的状态转移图
一旦按下rst按钮，则电路复位到初始状态，控制信号m=0，w=0，d=0。当按下start_pause启动/暂停按钮时，则进入water1状态，w = 1，使进水阀门打开，开始上水，并历时7s。然后转移到下一状态——wash，w = 0，使进水阀门关闭；同时m = 1，使电机开始运转，开始洗衣过程，并历时9s。再转移到下一状态——drain1，……直到当甩干结束后，整个洗衣过程完成，扬声器发出持续15秒的急促的“嘀嘀”音，提示用户洗衣结束，控制器又返回到初始状态。
二、状态机的状态转换图
由上面全自动洗衣机的工作原理，可知洗衣机控制器的状态转换图如下图所示：
洗衣机控制器的状态转换图
三、状态机的程序
module wash_FSM([0:3]times,Clock,Rst,Start,W,M,D,Speaker);
input Clock,Start,Rst;
output [0:3]times;
output W,M,D,Speaker;
reg [0:3]times
parameter
Idle=0,Water1=1,Wash=2,Drain1=3,Water2=4,Rinse=5,Drain2=6,Dry=7,Beep=8;
Reg [0:4]wash_state;
always@(negedge Clock)
case(wash_state)
Idle:
if(rst)
begin
Start=1;
Wash_state=idle;
end
Else wash_state=water1;
Water1:
begin
W=1;
if(times=7s)
Wash_state=wash;
else
Wash_state=water1;
end
Wash:
begin
M=1;
if(times=9s)
??Wash_state=drain1;
else
Wash_state=wash;
end
Drain1:
begin
D=1;
if(times=6s)
?Wash_state=water2;
else
Wash_state=drain1;
end
Water2:
begin
W=1;
if(times=7s)
?Wash_state=rinse;
else
?Wash_state=water2;
end
Rinse:
begin:
M=1;
if(tim
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