在系统-编程课程设计报告.doc

PAGE 1 课程名称 E D A技术 任课教师 查长军 设计题目 数字钟 班 级 07通信1班 姓 名 闫红超 学 号 日 期 2010 . 06 . 12 目录 TOC \o 1-3 \h \u HYPERLINK \l _Toc29353 一、技术指标 PAGEREF _Toc29353 1 HYPERLINK \l _Toc11828 二、设计目的 PAGEREF _Toc11828 1 HYPERLINK \l _Toc30810 三、硬件要求 PAGEREF _Toc30810 1 HYPERLINK \l _Toc13255 四、设计原理 PAGEREF _Toc13255 2 HYPERLINK \l _Toc17239 1、数字钟的基本工作原理 PAGEREF _Toc17239 2 HYPERLINK \l _Toc24780 2、自顶向下设计分割图 PAGEREF _Toc24780 4 HYPERLINK \l _Toc12012 五、设计步骤 PAGEREF _Toc12012 4 HYPERLINK \l _Toc28737 六、设计源程序 PAGEREF _Toc28737 11 HYPERLINK \l _Toc2961 七．设计结语 PAGEREF _Toc2961 15 一、技术指标 1、具有时、分显示功能（用数码管显示）。以二十四小时循环计时，要求显示秒、分、时，显示格式如下： 图1－1 显示格式 2、具有清零，调节小时，分钟的功能。 3、具有整点（正小时）报时同时用多颗LED灯花样显示秒的功能。 4、运用多层次化设计方式，底层元件用VHDL编写，顶（最高）层元件用原理图法连线。 5、写出课程设计报告，包括设计源程序代码、顶层原理图及必要的文字说明。 二、设计目的 1、掌握多位计数器相连的设计方法。 2、掌握十进制，六进制，二十四进制计数器的设计方法。 3、掌握扬声器的驱动及报时的设计。 4、LED灯的花样显示。 5、掌握CPLD技术的层次化设计方法。 三、硬件要求 1、主芯片Altera EPF10K10LC84-4。 2、8个LED灯。 3、扬声器。 4、4位数码显示管。 5、3个按键开关（清零，调小时，调分钟）。 四、设计原理 1、数字钟的基本工作原理 数字钟以其显示时间的直观性、走时准确性作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图如下： 图2－1数字钟实现原理框图 （1）、时基T 产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为1Hz的、非常稳定的计数时钟脉冲。 （2）、控制逻辑电路：产生调时、调分信号及位选信号。 （3）、计数显示电路：由计数部分、数据选择器、译码器组成，是时钟的关键部分。 调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（60进制）计数到59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。 图2-2 数字钟原理图 计数部分：由两个60进制计数器和一个24 进制计数器组成，其中60 进制计数器可用6 进制计数器和10 进制计数器构成；24 进制的小时计数同样可用6 进制计数器和10 进制计数器得到：当计数器计数到24 时，“2”和“4”同时进行清零，则可实现24 进制计数。 数据选择器：84 输入14 输出的多路数据选择器，因为本实验用到了3个数码管 译码器：七段译码器。译码器必须能译出‘—’，由实验二中译码器真值表可得：字母F 的8421BCD 码为“1111”，译码后为“”，现在如果只译出‘—’，即字母F的中间一横，则译码后应为“”，这样，在数码管上显示的就为‘—’。 2、自顶向下设计分割图 图2－3 数字钟自顶向下设计分割