用verilog HDL语言设计可逆计数器。.doc
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西安邮电学院
实 验 报 告 书
系部名称
：
电子工程学院
学生姓名
：
xxx
专业名称
：
xxxx
班 级
：
xxxx
实验时间
：
2011 年11月17日
实验目的：
掌握可逆计数器的工作原理。
学习用verilog HDL语言设计可逆计数器。
实验设备：
计算机一台，TD-EDA实验箱一台
实验内容：
用verilog HDL语言设计可逆计数器并进行仿真、引脚分配及下载到电路开发板进行功能验证。
四、 实验程序：
module keni8(clk,enable,sum,col);
input clk,enable;
output[7:0] sum;
reg[7:0] sum;
output col;
reg col;
always @(posedge clk )
if(enable==1)
sum=sum+1;
else if(enable==0)
sum=sum-1;
else if(sum = 8)
begin
sum=0;
col=1;
end
endmodule
运行结果：
实验心得：
1、在编程过程中，需小心谨慎，特别是注意标点符号的标注。
2、实验结果有一定的延时。
3、实验前需对TD-EDA实验箱进行了解，这样可以使实验更有效率。
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