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多重级联奇偶校验码的FPGA实现的中期报告

一、项目概述

本项目是基于FPGA实现多重级联奇偶校验码的检验和计算与校验解码的设计，主要包括如下模块的设计：

1.数据生成模块：产生随机的校验码数据，并将结果输出给校验码生成模块。

2.校验码生成模块：根据输入数据生成多个级联奇偶校验码，并将结果输出给校验码解码模块。

3.校验码解码模块：接收多个级联奇偶校验码，并校验数据是否正确，并将校验结果输出。

4.控制模块：控制整个系统的运行流程，包括时钟、复位等。

二、进展情况

1.完成整个系统的框架设计，包括模块划分、信号传输等。

2.数据生成模块：实现随机数据生成的功能，并与校验码生成模块连接完成。

3.校验码生成模块：完成奇偶校验码的实现，并实现多重级联，输出多个校验码到校验码解码模块。

4.校验码解码模块：接收多个级联奇偶校验码，并实现校验功能，输出校验结果。

5.控制模块：实现时钟、复位等控制功能。

三、下一步工作

1.对设计进行综合与布局，并进行时序分析，优化设计。

2.进行仿真调试，测试功能正确性。

3.需要进行性能评估并针对性优化。

4.进行报告撰写与PPT策划。

四、遇到的问题

1.信号延迟问题：在级联模块中，由于存在信号的传递时间，会导致部分信号的传输延迟，需要进行时序分析与优化。

2.仿真调试问题：在进行设计调试中，由于信号复杂多变，需要耐心的进行测试和排错。有时可以使用Vivado自带的仿真功能或者Modelsim进行仿真。

3.性能问题：由于本项目需要进行大量的数据计算和信号传输，所以需要考虑设计的速度和资源消耗问题，进行针对性的优化。

五、参考文献

[1]施翔山,华甫,陈颂雄.编码与纠错技术[M].北京:科学出版社,2006.

[2]KuroseJF,RossKW.计算机网络:自顶向下方法[M].吴志强,马欣,译.北京:机械工业出版社,2013.