基于FPGA的ARINC429数据传输接口设计.pdf

2005年第22卷第10期 微电子学与计算机 113 ips—clk ips—dal8 ips—addr 杜晶晶，，2 胡建萍- 黄继业- pmem—rw pmem—dat8 addo pmem 摘 要：以机载导羹塞嘉鎏主薹霎妻委．薹藿羹一囊囊篓霞嚣筵羹蠢墓薹冀i雪至藿鏊：奏耋薹l喜羹垂薹；雾薹荔薹登蠢纂 xmemdat8 xmemadd‘ dataw‘ datard ymem—dat3 ymem～add‘ 图3EMI模块的内部结构图 (3)总线仲裁模块 囊襄霎囊。时序而设计的．其控制思想已经在前面的篇幅 的三路总线信号进行总线仲裁．保证在一个完整的 中详细描述过了，故不再做单独介绍。 读写周期内只有一路内部总线方位外部存储器。每 (2)寄存器读写模块 次传输数据结束．则此时外部相应存储器的片选信 根据前面的分析可知．如果片上存储器的数据 号放开。如果在某个时刻同时来了对Pmemory、 带宽为16比特的．那么一个24比特数据的读写操Xme-nory的读写请求．则这个模块会根据不同存储 作需要分为两个地址进行。同理．一次数据读写操 器的访问优先级不同而做出相应的仲裁判断。 作时．可能需要外部存储器接口一个或者多个周期 CORE和DMA在发送传输请求时可以根据实际情 来完成。寄存器控制模块包括控制寄存器，基准地 况掌握时机．尽量做到不浪费时间．也不造成总线 址寄存器，时间等待寄存器。它能及时地相应传输 冲突(busconnicts)。 请求。并且根据片外存储器的类型以及时序特性控 (4)总线控制模块 制正确的传输节拍。其中控制寄存器保留系统对一 总线控制模块主要是根据寄存器配置情况和 些参数(建立时间，数据保持时间，数据有效时间) 地址译码产生符合SDRAMC、LCD、Nandn鹪h、 的配置，这些寄存器配置直接参与外部存储器的时 。序时3设计实例制控的求要所MARS 序控制。另外。时间等待寄存器的配置主要是为了 给外部存储器足够的读写操作时间。对于24bit的 数据总线宽度．读写周期可以达到512个系统时钟 3．1 SRAM的控制以及时序设计 周期，但是对于16bit的数据总线宽度．改寄存器必 须配置成偶数个时钟周期．在寄存器配置的时间范