FPGA编程语言的设计.pdf

FPGA/CPLD FPGA/CPLD 编程语言（Verilog HDL）的设计 编程语言（Verilog HDL）的设计 中嵌教育() 中嵌教育() 大钊 大钊 谢大钊编著 第一章复杂数字逻辑系统的 第一章复杂数字逻辑系统的 Verilog HDL设计方法概述 Verilog HDL设计方法概述 典型的复杂数字逻辑系统主要有： n 高速通信系统 n 遥测系统 n 遥测系统 n 高速并行计算逻辑 n 高速导航系统 n 高速对抗系统 n 门逻辑总数超过几十万门达到几百万门甚至达几 千万门的数字系统 谢大钊编著 Verilog HDL 计的步骤 Verilog HDL 计的步骤 include 仿真器 文件 厂家元件 库文件 设计文件 编译器 输入文件： 仿真器 输出文件：激 激励和期望 励和实际输出 的输出信号 的信号 谢大钊编著 1.1 为什么要设计复杂的 数字逻辑系统？ n 对嵌入式系统的性能要求越来越高 n - 通用的微处理机不能满足要求 - 硬件结构是提高系统总体性能的关键 - - 软件只能提高系统的灵活性能 - 现代电子、通信系统的实时、高可靠、低功 - 耗要求 - 系统的功能专一，但对其各种性能要求极高 - 降低系统的设计和制造成本 谢大钊编著 1.2 怎样设计如此复杂的系统？ n 传统的设计方法： - 查用器件手册； - 选用合适的微处理器和电路芯片； - 设计面包板和线路板； - 调试； - 定型； - 设计复杂的系统（百万门以上）极其困难。 谢大钊编著 1.2 怎样设计如此复杂的系统？ n 现代的设计方法： - 选用合适的 EDA仿真工具； - 选用合适的 EDA仿真工具； - 选用合适电路图输入和HDL编辑工具； - 选用合适电路图输入和HDL编辑工具； - 逐个编写可综合HDL模块； - 逐个编写可综合HDL模块； - 逐个编写HDL测试模块； - - 逐个做Verilog HDL 电路逻辑访真； - 逐个做Verilog HDL 电路逻辑访真； - 编写Verilog HDL总测试模块； - 编写Verilog HDL总测试模块； - 做系统电路逻辑总仿真； - 做系统电路逻辑总仿真； 谢大钊编著 1.2