VHDL课程设计多路彩灯控制器.doc
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湖南科技大学
信息与电气工程学院
《课程设计报告》
题 目：
专 业：
班 级：
姓 名：
学 号：
指导教师：
年 月 日
信息与电气工程学院
课程设计任务书
2014 —2015 学年第 一 学期
专业： 学号： 姓名：
课程设计名称：
设计题目：
完成期限：自 年 月 日至 年 月 日共 周
设计依据、要求及主要内容（可另加附页）：
指导教师（签字）：
批准日期： 年 月 日
目录
一、实验设计的目的 3
二、设计内容 4
Ⅰ、设计的工具 4
Ⅱ、系统设计要求 4
III、系统设计方案 4
三、电路工作原理 4
四、主要程序及仿真结果 4
Ⅰ、时序部分主要程序如下： 4
Ⅱ、时序控制电路的仿真波形如图： 6
五、对本次设计的体会和建议 6
参考文献 7
一、实验设计的目的
本设计的任务是熟悉支持VHDL语言的软件，如Max Plus 2，ISP，FOUNDATION等，利用这一类软件使用VHDL语言进行设计编译仿真。本次设计的主要目的：
1、熟练掌握相关软件Max Plus 2的使用操作。能对VHDL语言程序进行编译及调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。
2、在成功掌握软件操作基础上，将所学数字电路的基础课知识与VHDL语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”3、完成可编程器件与VHDL语言课程设计，掌握设计语言技术的综合应用性。4、熟悉系统的分析和设计方法，合理掌握选用集成电路的方法，初步接触EDA技术，为以后本专业的学习奠定良好的基础。
二、
Ⅰ、设计的工具
、要求III、、
四、、library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity metronome is
port(
clk:in std_logic;
clr:in std_logic;
opt:in std_logic;
clkout:out std_logic);
end metronome;
architecture rtl of metronome is
signal clk_tmp:std_logic;
signal counter:std_logic_vector(1 downto 0);
begin
process(clk,clr,opt)
begin
if clr=1then
clk_tmp=0;
counter=00;
elsif clkevent and clk=1then
if opt=0then
if counter=01then
counter=00;
clk_tmp=not clk_tmp;
else
counter=counter+1;
end if;
else
if counter=11then
counter=00;
clk_tmp=not clk_tmp;
else
counter=counter+1;
end if;
end if;
end if;
end process;
clkout=clk_tmp;
end rtl;
Ⅱ、
五、第一、在程序的编写过程中，通过发现问题再到解决问题，在这过程中，逐渐的掌握了Max Plus2的使用以及在使用过程中的一些注意事项，对更好的学习理论知识起到了一定的帮助。
第二、初步了解对电路的设计的思维和方法，在这方面还有很多不足的地方，理论知识不强，专业的课外知识不充足。在编写程序的过程中遇到了一定的麻烦，感受到了正确的不一定是实用的。
第三、本次的设计得益于网络资源及图书馆资料的帮助，同时我也认识到在未来的学习中我们不仅要从老师那里学习知识，更多的是合理的正确的利用网络资源及图书资源本次数字系统仿真与VHDL课程设计的课程设计在老师的精心指导下，我们不仅仅学会里用Max Plus2编写设计的程序并进行编译仿真得出相应的结果，更重要的是让我在这其中学会了很多其他的东西。本专业的学习是很辛苦很需
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