XILINX ISE 13.1设计教程.pdf
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传统数字系统设计流程
设计目标
人工给出真值表
人工化简卡诺图
得到最简表达式
人工使用LSI 电路实现
系统调试和验证
现代数字系统设计流程 entity lab1 is
port(a,b,c : in std_logic;
y : out std_logic);
end lab1;
设计目标
architecture rtl of lab1 is
begin
y=a or (c and b);
设计输入 end rtl;
计
功能级仿真
算
机 逻辑综合
自
综合后仿真
动
完
转换(Translate) 转换(Translate)
成 FPGA设计实现
CPLD设计
映射(Map) CLB CLB
布局和布线(PAR) 适配(Fit)
CLB CLB
时序收敛
时序仿真
设计下载
配置文件加载后,用
示波器、逻辑分析
仪、软件程序观察 系统调试与验证
ISE13.1集成开发环境介绍
--主界面介绍
工作区子窗口
源文件窗口
处理子窗口
脚本子窗口
基于VHDL语言的ISE设计流程
--一个数字系统的设计原理
外部50MHz时钟 1Hz时钟
分频器生成电路 3位的计数器
送给三个灯显示计数的值
基于VHDL语言的ISE设计流程
--设计内容
使用ISE13.1完成一个数字系统的设计,其内容包括:
工程的建立;
三位计数器的设计;
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