Planahead入门指导概要1.docx

Planahead14.1入门指南一．PlanAhead软件简介PlanAhead拥有强大的设计环境和分析工具，提供了一个按钮式的RTL到比特流(RTL-to- bitstream)的设计流程，该流程拥有全新的、增强的用户界面和项目管理功能。此外，通过布局规划、运行多种不同实现策略，图形化浏览层层次结构，快速时序分析，以及基于模块的实现方式，让客户最大限度地利用有限的时间和设计资源实现最大的生产。???用Planahead替代ISE软件来做FPGA设计是个大体的趋势，先来个Planahead和ISE总体预览对比。图1.1 ISE软件界面图1.2PlanAhead软件界面二．PlanAhead软件GUI设计指导2.1 软件界面图2.1PlanAhead左边工具栏上面的Project Manager用于综合管理工程文档。Add Sources创建、管理源文件；IP Catalog创建、管理IPcore的工程设定。Elaborate显示RTL图，并可以实现资源和功率的估计等等（在Synthesize之前，提高速度）。RTL Design与上面的Elaborate相同，都是打开RTL Design的功能。Synthesize是运行Xilinx 的 XST Synthesis，综合工程。Netlist Design用来配置已经综合过的工程，包括显示综合过的RTL图，估计资源占用，配置约束，时序仿真等等。Implement执行ISE Implementation。Implemented Design观察时序和布局结果，并可以优化约束。Program and Debug按钮，用来生成烧写文件，启动ChipScope，iMPACT。图2.2Synthesize 的下拉菜单进入到Synthesis Setting，得到图2.3。图 2.3 Synthesis Setting 界面这里面可以选择使用的约束集合（在add sources里添加约束集合）；在options里应用不同的综合选项综合。进入到Create Multiple Runs里，如图2.4。图 2.4 Create Multiple Runs界面这里面建立的多个synthesis可以同步运行，充分利用多核cpu的优势。而这些多个synthesis，可以是有不同的device，或者不同的Constraint sets。2.2PlanAhead设计流程下面通过一个例子说明PlanAhead如何创建工程。图2.5 所示是PlanAhead的启动界面。图 2.5 PlanAhead界面（1）选择Create New Project，进入新建工程界面，如图2.6所示。图 2.6 New Project下面是选择工程名和位置，如图2.7。图 2.7 New Project（2）选择Design Source，如图2.8。图2.9 Design Source5个选项对应着不同的设计层次。（1）Specify RTL Sources，是导入RTL级的设计源文件，包括Verilog、VHDL代码、库，还有Xilinx IPCORE等等。是最开始的设计文件。（2）Specify Synthesized（Edif or NGC）netlist，是导入已经综合过的网表文件，做分析、约束和布局布线。（3）Create an IO Planning Project，这个选项就是产生一个管脚约束文件，不做其他的事情。即是老版本的PA做的事情。（4）Import ISE Place Route Results，导入已经布局布线后的工程，作分析和优化布局。（5）Import ISE Project，直接导入ISE的工程。我们现在选择第一个，直接设计RTL文件。图2.10所示的是导入源文件的界面。图2.10 Add Sources直接导入PlanAhead的一个示例工程的源代码，位置是ISE_DS\PlanAhead\testcases\PlanAhead_Tutorial\Projects\project_bft_core_hdl\project_bft_core_hdl.srcs\sources_1\imports，里面hdl下面的文件作为文件导入进work lib，bftLib直接作为目录导入，修改library为bftLib。结果如图2.11所示。图2.11 Added Sources后面的添加IPcore直接略过，下面是添加约束文件。约束文件的位置是ISE_DS\PlanAhead\testcases\PlanAhead_Tutorial\Projects\project_bft_core_hdl\project_bft_core_hdl.srcs\constrs_1\imports\Sources\bft.