基于Ｎｉｏｓ　Ⅱ的ＤＤＲ　ＳＤＲＡＭ控制器的相关技术研究与实现.doc

基于Ｎｉｏｓ　Ⅱ的ＤＤＲ　ＳＤＲＡＭ控制器的相关技术研究与实现 　　摘要：在介绍DDR SDRAM工作原理的基础上，提出了一种DDR SDRAM控制器的实现方法。先说明采用SOPC的技术控制DDR工作的方式，并主要解决DDR存储控制器的高频稳定工作的关键问题，再通过软件仿真和硬件下载测试的方式进行验证。 　　关键词：Nios Ⅱ； DDR SDRAM控制器； 重同步； 相移 　　中图分类号：TP332.3文献标志码：A 　　文章编号：1001-3695(2007)12-0241-03 　　 　　0引言 　　 　　DDR SDRAM采用双数据率技术[1]，支持在时钟的上升沿和下降沿分别采样数据，从而有效提高了数据传输率，其带宽最大可以达到SDRAM的两倍。在嵌入式系统领域，随着处理算法越来越复杂，处理速度越来越快，DDR SDRAM （简称DDR）的快速和大容量的优点在很大程度上弥补了片内存储器容量不足和SDR SDARM速率不够的缺陷。课题组正在研究的嵌入式光纤通道控制器作为OBS（object－based storage，对象存储）控制器的主要组成部分，是基于Nios Ⅱ软核处理器并配有各种必要外围组件的可编程片上系统。其结构框图如图1所示。FC(fiber channel,光纤通道)控制器硬件逻辑部分完成FC1层编码解码，以及FC2层中关于帧的收发、缓冲区流量控制功能。固件部分完成FC2层的关于帧的形成与解析，帧、序列、交换的管理，FC3的链路服务和FC4层应用部分的全部功能。将硬件逻辑部分自定义成用户外设，FC接口定义为Nios Ⅱ系统中的一个外围组件，其位置如图1左上方所示。对象存储控制器通过千兆以太网接口接收到来自于IP网络的基于对象的SCSI的命令或数据后，将其转换为基于块的SCSI的命令或数据，提交给FC接口发送到存储区域网络中；对象存储控制器通过FC接口接收到来自于存储区域网络的基于块的SCSI的命令或数据后，会将其转换为于对象的SCSI的命令或数据，提交给千兆以太网接口发送到IP网络中去。 　　基于块和基于对象的命令或数据之间的复杂转换执行算法需要系统内存DDR具有大容量和高频率的性能，以提高整个系统的处理能力。一般嵌入式系统的DDR只能在133 MHz的时钟频率下稳定工作，这在一定程度上影响了整个系统的处理速度。因此，200 MHz高频的DDR在系统中的作用也就变得相当重要。如何使数据的采样时钟在上升沿和下降沿分别采样数据后，经过一系列延时仍能够满足DDR时序要求，并能精确地控制DDR的数据采样，使系统正常稳定工作呢？解决DDR控制器各个时钟的协同工作就是问题的关键所在，这也是DDR控制器较普通的SDRAM控制器更难以设计的地方。本文在Altera公司的FPGA芯片上完成DDR控制器的设计，解决了微处理器与DDR之间的接口问题，而同级别的Xilinx公司的Virtex－Ⅱ型FPGA目前还不能提供166 MHz的解决?┓桨?。 　　 　　1DDR的工作原理简介 　　 　　图2是DDR控制器的工作框图。DDR控制器由四个模块构成，即控制接口模块、命令模块、数据通路模块和时序模块。控制接口模块从主机接收命令和地址，它在时钟驱动下，译码并将其请求发送给命令模块；命令模块从控制接口模块接收到命令和译码地址后将会生成适当的控制信号(RAS_N、WE_N等)送到DDR中，同时向控制模块发响应信息；数据通道模块为DDR与CPU之间提供数据接口，它会在读写命令出现时处理数据。读写操作的不同之处是写操作时DDR控制器需要产生数据选通信号DQS。这几个模块能正常协调工作的关键是时序模块要能够准确地给出它们需要的时钟。因此时序模块的优化设计显得尤为重要。 　　 　　2DDR SDRAM控制器的高频硬件实现 　　 　　2．1SOPC相关技术 　　片上可编程系统SOPC是Altera公司提出的一种灵活、高效的片上系统设计方案[3]。它将Nios Ⅱ处理器、存储器、I/O等系统设计需要的器件集成到一个可编程逻辑器件上，构成一个可编程的SOC。Nios Ⅱ处理器是Altera公司设计的一款基于FPGA的32位RISC嵌入式软核处理器，具有32位指令集、数据通路及地址空间[4]。Nios Ⅱ系统采用Altera公司设计的一套Avalon总线交换结构[5]，即总线上的所有信号均与系统时钟同步，地址、数据和控制信号使用独立的端口。基于Avalon总线的主设备与从属设备的交互采用从端仲裁技术，即在多个主设备试图访问同一个从属设备时，由从设备决定哪个主设备获得访问权，无须暂停CPU而允许多个主设备控制器真正地同步操作，如DMA。可利用SOPC的这些技术优势，搭建可以正常运行在200 MHz频率下的DDR的硬件系