计算机存储器及存储系统.doc

存储器和存储系统 4.1 分层的存储器系统 一、存储器系统的分层结构 随着计算机技术的发展，计算机的体系结构已经从以运算器为中心转变为以存储器为中心。人们希望存储器的容量越大越好，存取速度越快越好，价格越低越好。然而现有的各种存储器还不能同时满足上述所有的要求。 速度 价格 CPU寄存器 最快 最贵 缓存(Cache) 较快 较贵 内存(RAM/ROM) 快 便宜 外存(硬盘/光盘等) 慢 最便宜 存储系统的分层结构： 二、内部存储器的种类 只读存储器(ROM) 随机存储器(RAM) 名称 写入方式 名称 特点 MASK ROM 生产厂家加工 SRAM(静态) 通电可保留数据 PROM 一次性编程 DRAM(动态) 需要不断进行刷新 EPROM 可擦写，可编程 EEPROM 电擦除，可编程 FLASH MEMORY(闪存) 在线可擦、可写 4.2 存储器芯片 一、基本结构 地址线：地址线决定于存储单元的数目； 数据线：数据线决定于存储数据的位数； 片选线：片选，片允许，选择。只有当全部片选线都有效时，存储器才能完成读写操作； 控制信号： ROM：只有一个读控制信号：输出允许或； RAM：一个控制信号：读写信号：； 两个控制信号：写信号：； 读信号：，读操作时有效； 两个信号同时有效，数据线处于高阻态。 二、常用的存储器芯片 ROM：2716，2K*8，EEPROM 正常状态 编程状态 Vpp +5 Vpp +25V ， 片选信号 ， 写信号 ， 输出允许 ， 输出允许 SRAM：2114，1K*4 SRAM：6264，8K*8 DRAM：TMS4464，64K*4 4.3 利用存储器芯片构造存储系统 一、主存储器的工作过程 主存与CPU的连接方式： 主存的工作过程： 读取数据时： CPU：CPU给出数据的地址(地址总线驱动主存(CPU通过信号线发出读信号； 主存：主存根据地址信息确定操作单元(主存收到读信号，将数据放到数据总线上； CPU：CPU从数据总线上读入数据。 写入数据时： CPU：CPU给出数据的地址(地址总线驱动主存(CPU将数据放到数据总线上(CPU通过信号线发出写信号； 主存：主存根据地址信息确定操作单元(主存收到写信号，从数据总线上获取数据； 在一个计算机系统中，一般来说内存的容量都比较大，需要由多个存储芯片构成一个存储系统，这就需要有一个地址译码的过程。 二、利用与非门实现地址译码 例一：CPU地址线20位，数据线8位，读信号，IO/存储器选择 EPROM：，存储地址：0FF000H~0FF7FFH。 起始地址：1111 1111 0000 0000 0000 终止地址：1111 1111 0111 1111 1111 三、利用译码器实现地址译码 138译码器 G1 C B A 1 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1 1 1 1 1 1 1 1 X X 0 X X X 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 1 1 1 1 1 1 1 0 0 1 0 0 1 1 0 1 1 1 1 1 1 0 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 0 1 1 1 1 1 0 1 1 1 1 0 0 1 1 0 0 1 1 1 1 0 1 1 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 1 1 1 1 1 0 例二：CPU20位地址线，8位数据线，读信号为，2片的EPROM，一片开始地址为0E0000H，一片开始地址为0E8000H。 第一步：将每一片的开始地址和结束地址写为二进制。 第一片： 开始：1110 0000 0000 0000 0000 结束：1110 0001 1111 1111 1111 第二片: 开始：1110 1000 0000 0000 0000 结束：1110 1001 1111 1111 1111 第二步：确定译码方案： A12~A0：片内译码； A19~A16：译码器的片选； A15~A13：译码器输入。 第三步：画出电路逻辑图： 例三：CPU16位地址线，8位数据线，访问存储器控制信号，读写控制信号， 存储芯片：RAM ROM 地址分配：6000H~67FFH， 系统区，ROM 6800H~6BFFH， 用户区，RAM 第一步：将两个区域的开始地址和结束地址写为二进制。 ROM 开始： 0110 0000 0000 000