计数器逻辑功能测试..doc

学生实验报告 开课学院及实验室：电子410 2013年 6 月 3 日 学院 机械与电气工程学院 年级、专业、班 电气111 姓名 学号 实验课程名称 数字电子技术实验 成绩 实验项目名称 实验45 计数器逻辑功能测试 指导老师 一 实验目的 1验证用触发器构成的计数器计数原理 2 掌握测试中规模集成计数器工功能的方法 二 实验原理 时序逻辑电路当中，有一种电路称为计数器，计数器是用来对时钟脉冲进行计数的，运用计数原理还可以扩展为对数字系统进行定时，分频和执行数字运算等用途 计数器的种类很多，分为同步计数器和异步计数器两类；按计数器的进制又分为二进制计数器、十进制计数器和其它任意进制计数器；按其计数过程中计数状态的变化的情况又可分为加法计数器、减法计数器或可逆计数器。除此之外，计数器还具有可预置数及可编程等功能. 目前，不管是TTL还是CMOS集成电路，都有品种齐全的中规模集成计数器 用D触发器构成的异步二进制加/减法计数器 下图是利用四只触发器构成的四位二进制异步加法计数器，每只D触发器接成T’触发器形式，时钟脉冲只作用在第一个D触发器FFo的CP输入端，每输入一个计数脉冲，FFo就翻转一次。由于D触发器是上升沿触发，当Qo由1变0，/Qo由0变成1时,FFo翻转；当Q1由1变0，/Q1由0变成1时,FF2翻转，依此类推。由于4个D触发器不是同时工作，所以是异步计数器。 若把上图稍加改动，断开/Q与下一级CP的连接，将低位触发器的Q端与高一位的CP端相连接，即构成了减法计数器 本电路实际上也是一个分频器，Qo是CP的二分频输出，Q1是CP的四分频输出，Q2是CP的八分频输出，Q3是CP的十六分频输出 中规模十进制计数器 CD40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号，如图所示。 引脚功能：图中：/LD— 非同步置数端 CPu—加计数端 CPd—减计数端 /Co －非同步进位输出端 /B0 --非同步借位输出端。D3、D2、D1、D0— 计数器输入端. Q1、Q2、Q3、Q4 —数据输出端 CR— 清除端 输入 输出 CR LD CPU CPD D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加计数 0 1 1 ↑ × × × × 减计数 当清除端CR为高电平“1”时，计数器直接清零，这种清零与CP脉冲无关的方式称为异步清零；CR置低电平则执行其他功能。 当CR为低电平，置数端/LD也为低电平时，数据直接从置数端D3、D2、D1、Do置入计数器。 当CR为低电平，/LD 为高电平时，执行计数功能。执行加计数时，减计数端CPd 接“1”，计数脉冲由CPu输入；在计数脉冲上升沿进行8421码十进制加法计数。执行减计数时，加计数端CPu接“1”，计数脉冲由减计数端CPd输入。 （3）计数器的级联使用 如果要计算超过10位的数字，必须使用两个以上十进制计数器级联实现，连接方式是利用同步计数器的进位/CO端，借助进位或借位信号驱动下级计数器。 图中所示是由两个十进制计数器组成的100进制计数器，100以内任意进制计数器均可以图中适当连接实现。 三 实验设备 +5V直流电源 双踪示波器 单次和连续脉冲源 逻辑电平开关 逻辑电平显示器 译码显示器 74LS74 X2 (CD4013) CD40192 X3 (74LS192) 四 实验步骤 ①把D触发器集成块74LS74连接成异步二进制加法计数器。 按图连线，/Rd接至逻辑开关并置“1”，把单词脉冲源接入低位CPo端，4个输出端Qo、Q1、Q2、Q3分别接入逻辑电平显示器，个/Sd直接接高电平“1”。 清零后，输入单次脉冲，观察Q3-Qo状态的变化并列表记录。 先清零，然后输入1Hz的连续脉冲，观察Q3-Qo状态的变化。 将1Hz的连续脉冲改为1kHz，用示波器观察CP、Qo、Q1、Q2、Q3端波形并描绘 用74LS74D触发器构成二进制异步减法计数器，断开图电路中低位触发器/Q端与高一位触发器CP端的连接，改为把低位触发器Q端连接高一位CP端，其他链接不变，4位计数输出仍在Q端取出，即可构成减法计数器，实验内容按上述所做，记录Q3-Qo状态 ②测试CD40192(或74LS192)同步十进制可逆计数器的逻