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FPGA面试题

1.什么是Setup和Holdup时间？

答：setip建立时间holdup保持时间建立时间是指，时钟边缘

前，数据信号保持不变的的时间，保持时间是指时钟跳变边缘数据信

号数据信号保持不变的时间。

不满足建立时间和保持时间，DFF将得不到正确的采样数据，

DFFD触发器将会出现mentablity亚稳态的情况，亚稳态是不确定

的状态

如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时

间，那么超过量就分别被称为建立时间裕量和保持时间裕量。

2什么是竞争与冒险现象？怎样判断？如何消除？

在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导

致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有

相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式

的消去项，二是在芯片外部加电容。

3用D触发器实现2倍分频的逻辑电路？

moduledivide2(clk,clk_o,reset);

inputclk,reset;

outputclk_o;

wirein;

regout;

always@(posedgeclkorposedgereset)

if(reset)

out=;

else

out=in;

assignin=~out;

assignclk_o=out;

endmodule

4什么是什么是线与线与逻辑，要实现它，在硬件特性上有什么具体要求？

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要

用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻辑门。

同时在输出端口应加一个上拉电阻。

5什么是同步逻辑和异步逻辑？

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间

没有固定的因果关系。

6请画出微机接口电路中，典型的输入设备与微机接口逻辑示意

图（数据接口、控制接口、锁存器/缓冲器）。

7你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？

TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，

而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以

直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或

者12V。

8可编程逻辑器件在现代电子设计中越来越重要，请问：你所知

道的可编程逻辑器件有哪些？PAL，PLD，CPLD，FPGA。

9试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。

moduledff8(clk,reset,d,q);

inputclk;

inputreset;

input[:]d;

output[:]q;

reg[:]q;

always@(posedgeclkorposedgereset)

if(reset)

q=;

else

q=d;

endmodule

10设想你将设计完成一个电子电路方案。请简述用EDA软件（如

PROTEL）进行设计（包括原理图和PCB图）到调试出样机的整个过

程。在各环节应注意哪些问题？电源的稳定上，电容的选取上，以及

布局的大小。11用逻辑门和cmos电路实现ab+cd12用一个二选一

mux和一个inv实现异或

13给了reg的setup,hold