DSC编解码器的VLSI设计.pdf

DSC 编解码器的VLSI 设计 随着超高清显示技术的日益成熟,人们已经渐渐不能满足720p 等视频分辨 率的显示效果,超大分辨率的显示器愈加普及。但是,高清显示器对应的配套技术 还并不完善,数据量巨大的显示流要求效果更佳的压缩手段、更高速的传输途径、 更高性能的显示接口和更巨大的缓存空间,这就导致配套设备成本的急剧增加。 为了解决这些问题,视频电子设备标准协会(VESA)提出了显示流压缩算法 (DSC)。DSC 算法不影响图像视觉感受,算法复杂度小,适合硬件加速,达到降低带 宽压力的目的。 因此,在传输接口中增加DSC 硬件结构是非常有必要的。本文深入研究DSC 算法,实现编解码器硬件IP 的设计。 为提高硬件性能,提出两级并行流水结构,降低面积开销,提高运算速度;设 计编解码器复用结构,实现编解码芯片一体化,减少芯片面积的不必要浪费;针对 硬件设计进行适应性算法优化,提高硬件设计的合理性,同时保证了图像编码质 量;基于“虚拟存储器”,设计传输可配置结构,并理论推导存储深度,增加错误自 检信号,保证视频传输的正确性;支持1080P 和两种4K 分辨率图像的2:1,3:1 和 4:1 压缩显示,并兼容14种格式的HDMI 显示协议,24位真彩色图像最高传输频率 达到600M;增加传输抗干扰设计,保证帧与帧之间传输独立,有效防止信号噪声 导致显示混乱的扩散。本文针对分析优化后的DSC 算法,进行两级并行的编解码 复用结构设计,用Verilog HDL 语言进行RTL 级建模并仿真;搭建验证平台,将复 用结构分别配置成编码和解码串联起来,利用“黄金模型对比法”进行了充分的 功能验证;利用FPGA 进行软硬件协同验证,可以实现每秒钟处理60 帧1080p 图像; 利用55nm 工艺对ASIC 设计进行逻辑综合,分析DSC 编解码器的时序、面积和功 耗,最高时钟频率可达595.2MHz,可每秒钟处理60帧4K 图像。