12位元高速ADC存儲電路設計與實現.doc

12位元高速ADC存儲電路設計與實現 作 者：　武漢大學 劉延華 張承學 代芬 摘　要：在高速資料獲取中，高速ADC的選用和資料的存儲是兩個關鍵問題。本文介紹一種精度為12位元、採樣速率達25Msps的高速模數轉換器AD9225,並給出其與8位元RAM628512記憶體的介面電路。由於存儲操作的寫信號線是關鍵所在，故給出其詳細的獲取方法。 關鍵字：高速ADC 高速資料獲取 AD9225 引　言：　1 AD9225的結構　　AD9225是ADI公司生產的單片、單電源供電、12位精度、25Msps高速模數轉換器，片內集成高性能的採樣保持放大器和參考電壓源。AD9225採用帶有誤差校正邏輯的四級差分流水結構，以保證在25Msps採樣率下獲得精確的12位元資料。除了最後一級，每一級都有一個低解析度的閃速A/D與一個殘差放大器（MDAC）相連。此放大器用來放大重建DAC的輸出和下一級閃速A/D的輸入差，每一級的最後一位作為冗餘位元，以校驗數位誤差，其結構如圖1所示。2 AD9225的輸入和輸出　　（1）時鐘輸入　　AD9225採用單一的時鐘信號來控制內部所有的轉換，A/D採樣是在時鐘的上升沿完成。在25Msps的轉換速率下，採樣時鐘的占空比應保持在45％~55％之間；隨著轉換速率的降低，占空比也可以隨之降低。在低電平期間，輸入SHA處於採樣狀態；高電平期間，輸入SHA處於保持狀態。圖2為其時序圖。圖2中：　　　　 tch——高電平持續時間，最小值為18 ns；tcl——低電平持續時間，最小值為18 ns；tod——資料延遲時間，最小值為13 ns。從時序圖可以看出：轉換器每個時鐘週期（上升沿）捕獲一個採樣值，三個週期以後才可以輸出轉換結果。這是由於AD9225採用的四級流水結構，雖然可以獲得較高的解析度,但卻是以犧牲流水延遲為代價的。　　（2）模擬輸入AD9225的模擬輸入引腳是VINA、VINB，其絕對輸入電壓範圍由電源電壓決定：　　　　　　　　 　　其中， AVSS正常情況下為0 V，AVDD正常情況下為+5 V。　　AD9225有高度靈活的輸入結構，可以方便地和單端或差分輸入信號進行連接。採用單端輸入時，VINA可通過直流或交流方式與輸入信號耦合，VINB要偏置到合適的電壓；採用差分輸入時，VINA和VINB要由輸入信號同時驅動。　　（3） 數位輸出　　AD9225 採用直接二進位碼輸出12位元的轉換資料，並有一位元溢出指示位（OTR），連同最高有效位元可以用來確定資料是否溢出。圖3為溢出和正常狀態的邏輯判斷圖。　　　　　　　3 AD9225參考電壓和量程的選用　　參考電壓VREF決定了AD9225的量程，即　　滿刻度量程= 2×VREF　　VREF的值由SENSE引腳確定。如果SENSE與AVSS 相連，VREF是2.0 V，量程是0~4 V；如果SENSE與VREF直接相連， VREF是1.0 V，量程是0~2 V；如果SENSE與VREF通過電阻網路相連，則VREF可以是1.0~2.0 V之間的任意值，量程是0~2VREF；如果SENSE與AVDD 相連，表示禁用內部參考源，即VREF由外部參考電壓源驅動。內部電路用到的參考電壓是出現在CAPT和CAPB端。表1是參考電壓和輸入量程的總結。4 AD9225的存儲方案設計　　在高速資料獲取電路的實現中，有兩個關鍵的問題：一是類比信號的高速轉換；二是變換後資料的存儲及提取。AD9225的採樣速度可達25Msps，完全可以滿足大多數資料獲取系統的要求，故首要解決的關鍵問題是與記憶體的配合問題。 在資料獲取電路中, 有以下幾種存儲方案可供選擇。（1）分時存儲方案分時存儲方案的原理是將高速採集到的資料進行分時處理, 通過高速鎖存器按時序地分配給Ｎ個記憶體。雖然電路中增加了SRAM的片數，但使存儲深度增加，用低價格的SRAM構成高速資料存儲電路，獲得較高的（單位速度×單位存儲深度）/價格比。但由於電路單數據口的特點，不利於資料的即時處理，並且為使資料被鎖存後留有足夠的時間讓記憶體完成資料的存儲，需要產生特殊的寫信號線 。（2）雙埠存儲方案雙埠記憶體的特點是，在同一個晶片裏，同一個存儲單元具有相同的兩套定址機構和輸入輸出機構，可以通過兩個埠對晶片中的任何一個位址作非同步的讀和寫操作，讀寫時間最快達到十幾ns。當兩個埠同時(5 ns以內 )對晶片中同一個存儲單元定址時, 晶片中有一個協調電路將參與協調。雙埠記憶體方案適用於小存儲深度、資料即時處理的場合。由於雙埠記憶體本身具備了兩套定址系統，在電路的設計時，可以免去在資料存儲和讀取時對位址時鐘信號的切換問題的考慮，使資料變得簡單和快捷。（3）先進先出存儲方案先進