[信息与通信]CMOS乘法器版图设计与仿真——第5章-第7章.doc

第5章 基于层次化设计的8位并行乘法器的设计 此设计共分为4个层次：由顶层到低层依次是：带进位运算的顶层模块，8位并行乘法器模块，4位乘法器模块，2位乘法器模块，输入模块。下面，将由低层到顶层开始说明： 5.1 输入模块的设计 原理图设计如下： x，y为数据输入；p，c为中间和和中间进位输入；p1，c1为部分积输出 图5-1 输入模块的原理图设计 Virtuoso Layout Editor工具生成版图： 图5-2 输入模块的版图设计 图5-3 输入模块的LVS结果 图5-4 两位乘法器模块原理图 Virtuoso Layout Editor工具生成版图： 图5-5 两位乘法器模块版图设计 DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，可得如下结果： 图5-6 两位乘法器模块的LVS结果 图5-7 四位乘法器模块原理图设计 图5-8 四位乘法器模块版图设计 使用DRC命令检查无设计错误后，使用extract命令提取带有寄生参数的提取使用LVS命令比较原理图和提取的寄生参数图，由图5-9可以看出，所设计的版图和原理图相匹配。可以看出，设计中共使用了768个晶体管。 图5-9 四位乘法器模块LVS结果 图5-10 进位运算模块的原理图设计 其中的大框为四位乘法器模块，小框为加法器设计方案二 图5-11 八位并行乘法器的原理图设计 其中p[14..0]位中间积输入，c[7..0]为中间进位输入 图5-12 基于层次化设计的八位并行乘法器symbol图 图5-13 基于层次化设计的八位并行乘法器部分功能仿真图 表5 基于层次化设计的八位并行乘法器部分仿真结果 XY[7..0](H) 06 07 08 09 0A 0B 0C 0D Z[7..0](H) 003C 0046 0050 005A 0064 006E 0078 0082 Z[7..0](D) 60 70 80 90 100 110 120 130 5.6 带进位运算的八位并行乘法器的设计 使用Cadence中的schematic composer工具进行原理图工具设计原理图如下： 图5-14 带进位运算的八位并行乘法器原理图 , 无符号运算：。 此2种运算由图5-16显示。 将原理图生成symbol，建立测试原理图如下： 图5-15 测试原理图 Cadence中的spectre仿真工具进行仿真，得到如下波形： 图5-16 带进位运算的八位并行乘法器仿真波形图 图5-17 带进位运算的八位并行乘法器的版图设计 DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下： 图5-18 带进位运算的8位并行乘法器的LVS结果 。 第6章 八位并行乘法器的设计的优化 在5.6节中可以看到，所设计的层次化乘法器只采用了全加器（CSA、设计方案二）作为基本器件，而且由可重复调用的单元构成，有很多冗余的输入，占用了很多芯片面积，拖慢了运算速度，因此，对5.6中的设计进行优化，采用了半加器，CSA和加法器设计方案二的组合，得到如下原理图： 图6-1 优化后的8位并行乘法器模块 , 无符号运算：。 此2种运算由图6-5显示。 将原理图生成symbol： 图6-2 优化后的8位并行乘法器的symbol图 图6-3 优化后的8位并行乘法器部分功能仿真图 图6-4 优化后的8位并行乘法器测试原理图 Cadence中的spectre仿真工具进行仿真，得到如下波形： 图6-5 优化后的8位并行乘法器仿真波形图 图6-6 优化后的位并行乘法器版图 DRC命令确认无规则错误后，对版图进行寄生参数提取，并使用LVS命令对比所提取的寄生参数图和原理图，得到结果如下： 图6-7 优化后的八位并行乘法器的LVS结果 。 第7章 设计比较 在这一章节中，将对比所设计的4位串行和并行乘法器，以及对比优化前的8位并行乘法器的后端仿真（版图仿真），并对它们的面积和延时进行分析。 7.1 四位串行乘法器和四位并行乘法器的比较 在前一章中给出了所设计的4位串行乘法器和4位并行乘法器的版图，在这一节中，将对这两个的延时和面积进行分析比较。 为了容易比较2个设计，使用Cadence中的schematic composer工具生成如下测试图： 4bit为串行乘法器，下面一个四位并行乘法器 图7-1 四位串行和并行乘法器的比较测试原理图 Cadence中的spectre仿真工具进行仿真，得到如下波形： zb为并行乘法器输出，zm位串行乘法器的输出 图7-2 四位串行乘法器和四位并行乘法器的比较波形 在此，采集图中的数据来比较输出由0翻转到1时的延时情况：（延时=翻转