章集成电路的基本制造工艺.解读.ppt

2.1 集成电路加工的基本操作 1、形成薄膜（二氧化硅、多晶硅、金属等薄层） 2、形成图形（器件和互连线） 3、掺杂（调整器件特性） 形成材料薄膜的方法 化学汽相淀积（CVD） 物理汽相淀积（PVD） 热氧化方法 Si ＋ O2 － SiO2 光刻和刻蚀形成需要的图形 正胶和负胶的差别 亮场版和暗场版的差别 掺杂改变材料的电阻率或杂质类型 常用掺杂方法 扩散-----高温过程 离子注入----常温下进行，注入后需要高温退火处理 * 掺杂类型、掺杂浓度、结深 解决双极集成电路元件之间的隔离: pn结隔离工艺 pn结隔离工艺双极晶体管的三种结构： 1. SBC结构；2. CDI结构；3. 3D结构 SBC结构工艺的分析与设计考虑 衬底材料的选择 寄生的PNP晶体管 n+埋层的设计 n+埋层的两个作用 ① 减小晶体管收集区串联电阻 ② 减弱寄生PNP管效应 考虑二个要点 ① 选固溶度大的杂质以减小埋层的电阻率 ② 选扩散系数小的杂质以减小后续高温工艺中n+埋层向外延层的扩散 外延生长的设计 外延层电阻率 为了获得高的击穿电压、小的结电容和下推距离,要求外延层电阻率高,掺杂少 为了获得小的饱和压降和集电区串联电阻以及克服kirk效应,要求电阻率低，掺杂多 外延层厚度 隔离区的设计 原则：确保p+隔离扩散穿透整个n型外延层,和p型衬底相通 集电极深接触的设计 集电极深接触工艺 ① 进一步降低集电极串联电阻 ② 集电极欧姆接触穿透外延层和埋层相连 ③ 使用“磷穿透”工艺 基区形成的设计考虑 为提高电流放大倍数β值和减小基区渡越时间，要求基区宽度Wb小，基区的掺杂浓度Nb低 Nb太低时，在较高工作电压下，集电结和发射结空间电荷区容易相连会造成穿通现象， 且低Nb也会加大基区电阻. Wb小到一定限度，也要求提高基区的浓度防止基区穿通 依据实际情况折衷考虑 发射区形成的设计考虑 发射区浓度控制 -增大β和减小re，需要高浓度 发射结结深的控制 -决定了基区的宽度 发射区推进效应 (emitter push effect) -会使基区变宽，影响β SBC结构工艺在应用中的局限性 IC工艺进入超大规模时代以后，SBC工艺已不能满足集成电路发展的需要，主要有三个原因： ① SBC结构晶体管管芯面积大，集成度低 ② SBC结构晶体管面积大，导致寄生电容大，因此大大降低了电路的速度 ③ PNP寄生晶体管可能导致闩锁效应 简单说，可以把mos管看作是一个电压控制的开关，当控制电压高于阈值电压，开关闭合，低于阈值电压，开关断开 MOS结构和分类 MOS器件是一个夹层结构 ? M（metal)金属;O(oxide)氧化物 ? S(semiconductor)半导体 ? 早期工艺的MOS器件的栅极是用金属制造的，所以从栅极向下是金属、氧化物和导体的结构。 MOS器件结构 MOS器件有四个端可以连接电极，分别为源，漏，栅和衬底 半导体衬底表面在栅极绝缘层以下的部分称为沟道区，因为在mos工作过程中会在这里形成导电沟道 因此，MOS在纵深方向是M－O－S三层结构，在横向是源－沟道－漏的结构. MOS：栅极和衬底 器件工作过程中，栅极和衬底之间的电压形成纵向电场，这个电场会在衬底表面会形成一个导电通道，该沟道会连接源端和漏端. MOS的栅极同其他三个电极是绝缘的，因此MOS也称为绝缘栅场效应晶体管（IGFET） MOS的衬底BULK端是掺杂的半导体，一般接固定的电源和地电压，因此有时候MOS器件的符号只标出G－D－S三端 MOS：源和漏 MOS器件的源区和漏区,在结构和工艺加工上是完全相同的，在使用中可以被交换，但是为了分析的方便还是需要区分 源端是载流子流出的一端（载流子的来源source），漏端是载流子流入的一端（载流子在这里消失drain） 源漏区是半导体表面高掺杂的区域，作为源漏电极 衬底电极也需要高掺杂的欧姆接触，只是其掺杂极性同源漏区相反 MOS：漏、栅、源、衬的隔离 MOS作为四端器件在漏电压，栅电压，源电压和衬底电压的共同作用下工作 栅极的隔离是靠绝缘的栅氧化层，同半导体表面上的其他三个电极隔开 源极和漏极同衬底接触，源漏和衬底的隔离是靠形成的反向PN结 源极和漏极之间的隔离由两个PN结隔开 因此，在MOS器件的工作过程中需要保持源漏同衬底之间的PN结0偏或者是反偏 MOS器件的分类 根据参与导电的载流子的类型，MOS器件可以分为NMOS和PMOS两种. NMOS器件中的载流子是电子，源漏区是n＋区，衬底是p型. PMOS器件中的载流子是空穴，源漏区是p＋区，衬底是n型. 为了产生导电沟道，以及源漏pn结隔离，两种器件的端电压极性相反. MOS器件的分类 根据工作机制MOS又可以分为增强型和耗尽型 增强型器件在栅压小于阈值电压的时候，无法产生导电沟道