简单组合逻辑电路设计初步.pdf

FPGA/CPLD 开发套件配套教程 —— 核心板篇 FPGA/CPLD 开发套件配套教程 —— 核心板篇 实验二、简单组合逻辑电路设计初步 实验目的： 通过这次实验，使用户了解使用Quartus II 开发FPGA 的两种基本方法，比较其优缺点，认识到使用HDL 诧言设计的 优越性，为以后的复杂数字电路设计打下基础。 实验原理： 3 线-8 线译码器原理如下： 其实十分简单，就是将三位二进制数转换为0-7 表示八个十进制数值，其真值表如下： 3线-8线译码器真值表a b c y y y y y y y y 0 1 2 3 4 5 6 7 000 1 0 0 0 0 0 0 0 001 0 1 0 0 0 0 0 0 010 0 0 1 0 0 0 0 0 011 0 0 0 1 0 0 0 0 100 0 0 0 0 1 0 0 0 101 0 0 0 0 0 1 0 0 110 0 0 0 0 0 0 1 0 111 0 0 0 0 0 0 0 1 由数字逻辑电路的知识，我们显然可以很容易地得到如下的原理图： 1 FPGA/CPLD 开发套件配套教程 —— 核心板篇 实验结果： （详见具体步骤） 具体步骤： 1. 使用逻辑门设计一个3线-8线译码器 我们先按上次课学习的步骤，新建一个新的空工程，工程名不顶层实体名均设置为Simple_Logic ，如下图所示： 新建一个bdf 原理图绘制文件，加入到工程中。 下面我们使用逻辑门的方法，设计一个3 线-8 线译码器。 按照“实验原理”部分中的3 线-8 线译码器原理图，我们双击bdf 文件的空白处，添加如下元件： 2 FPGA/CPLD 开发套件配套教程 —— 核心板篇 用鼠标连线，并且修改输入输出管脚的名称，保存文件，如下（OMG ，连线是丌是很BT ？） 点击工具栏上的Start Analysis Synthesis 开始分析综合这个模块 3 FPGA/CPLD 开发套件配套教程 —— 核心板篇 开始分析综合，这个步骤在这里用于检查设计错诨。如果连线没有错诨，Quartu