基于VHDL语言的数字电子钟设计论文.doc

基于VHDL语言的数字电子钟设计 ???? 摘要：本文在简要介绍了EDA技术特点的基础上，用EDA技术作为开发手段，运用VHDL语言，采用了自顶向下的设计方法，实现计时24小时的电子时钟的设计，并利用QuartusII 软件集成开发环境进行编辑、综合、波形仿真，并下载到CPLD器件中，经实际电路测试，该系统性能实现。 关键字：EDA ?数字电子时钟 CPLD? VHDL 功能仿真 一．引言： 现代电子技术的核心是EDA(Electronic Design Automation)技术。EDA技术就是依靠功能强大的电子计算机，在EDA工具软件平台上，对硬件描述语言HDL（Hardware Description Language）为系统逻辑描述手段完成的设计文件，自 动地完成逻辑编译、化简、分割、综合、优化、仿真，直到下载到可编程逻辑器件CPLD/FPGA或专用集成电路ASIC（Application Specific Integrated Circuit）芯片中，实现既定的电子电路设计功能。。 VHDL是超高速集成电路硬件描述语言（Very High Speed Integrated Circuit Hardware Description Language）的缩写，在美国国防部支持下于1985年成功开发的一种快速设计电路的工具，是目前标准化流程最高的硬件描述语 言。IEEE于1987年将VHDL采纳为IEEE1067标准。VHDL经过20多年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语言表达 风格和多层的仿真测试手段，在电子领域受到了普遍的认同和广泛的接触。 EDA技术使得电子电路设计者的工作仅限于利用硬件描述语言和EDA软件平台来完成对系统硬件功能的实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。 20世纪90年代以来，微电子工艺有了惊人的发展，2006年工艺水平已经达到了60nm，目前正向45nm迈进。大容量的可编程逻辑器件陆续面世，对电子设计的 工具提出了更高的要求，提供了广阔的发展空间，促进了EDA技术的新成。特别重要的是，世界各EDA公司致力推出兼容各种硬件实现方案和支持标准硬件描述 语言的EDA工具软件，有效地将EDA技术推向成熟。 本设计采用自顶向下、混合输入方式（原理图输入—顶层文件连接和VHDL语言输入—各模块程序设计），实现数字钟的设计、下载和调试。 二.设计基本要求设计一个电子钟，在输入时钟脉冲的作用下，采用24小时制计时，可以显示时、分、秒，用户可以设置时间. 三.设计目的1. 掌握多位计数器相连的设计方法。2. 掌握十六进制，二十四进制，六十进制计数器的设计方法。3. 掌握CPLD技术的层次化设计方法。 4. 了解软件的元件管理含义以及模块元件之间的连接概念。5. 掌握电子电路一般的设计方法，并了解电子产品的研制开发过程，基本掌握电子电路安装和调试的方法。6. 培养独立分析问题，解决问题的能力。 四．设计原理1、电子时钟是一个将“时”“分”“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时；显示满刻度为23时59分59秒，另外具备校时功能。因此，一个基本的数字钟电路主要由“时”“分”“秒”计数器校时电路组成。将标准秒信号送入“秒计数器”，“秒计数器”采用60进制计数器，每累加60秒发送一个“分脉冲”信号，该信号将被送到“分计数器” 。“分计数器”也采用60进制计数器，每累加60分发送一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用24进制计数器，可实现对一天24小时的累计。译码显示电路“时”“分”“秒”计数器的输出状态六段显示译码器译码。通过六位ＬＥＤ七段显示器显示出来。校时电路器是用来对“时”“分”“秒”显示数字进行校时调整的，可以根据当前需要的时间来设置电子时钟的时间，使它从这个时间开始计时。也可以对电子钟复位，重新开始计时。 2、各模块及其功能 电子钟计数采用层次化设计，将设计任务分成若干个模块。规定每一模块的功能和各模块之间的接口。1）SECOND模块：用来对秒进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则秒计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。SECOND模块给MINUTE的时钟由SETMINUTE和它本身记到60的进位两部分组成。2）MINUTE模块：用来对分进行计时，当记到计数器的低四位为1001时，若高三位不是101时，则分计数器加7，目的是使计数值变为BCD码。若高三位是101时，则有一进位。当计数器的低四位不为1001时，计数器加1。MIN