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信号完整性分析 设计电路板时，综合考虑网络阻抗、传输延迟、信号质量、反射、串扰以及EMC等特性。在制作PCB电路板前可以先进行信号分析，以确保整个电路板的电磁干扰在可接受的范围内。 一、信号完整性分析概述 1基本概念 1.1信号完整性（Signal Integrity）是指信号在信号线上的传输质量。信号具有良好的完整性是指需要使用该信号的时候，其必须具有所规定的电平数值。质量差的信号完整性一般不是由某一个因素造成的，而是由电路板级设计中的多种因素共同引起的。 1.2高速数字电路的判别主要取决于信号的上升沿下降时间，由公式F=1/(T×π)判定，其中T为信号的上升沿下降时间。当F100MHz时，就应该按照高频数字电路来考虑。 1.3EMIC和EMC。EMIC（Electromagnetic Interference）即电磁干扰，其有传导干扰和辐射干扰两种。传导干扰是指电路中一个电网络上的信号通过导电介质耦合到另一个电网络中，从而形成干扰；辐射干扰则是指干扰源通过空间辐射把信号耦合到另一个电网络中，从而形成干扰。在高速PCB系统设计中，元件引脚，高频信号线、各种接插件和转接头都有可能成为辐射干扰源，它们发射的电磁波会影响其它部分电路的正常工作。随着电子系统降噪技术的发展，美国联邦通讯委员会制定了电子产品的磁化系数和发射准则的规定。人们将符合这些规定的产品称为具有电磁兼容性EMC（Electromagnetic Compatibility）。 1.4反射（Reflection）是指信号在传输线上产生的回波。反射多发生在信号源端和负载端阻抗不匹配的情况。 1.5串扰(Crosstalk)是指两条信号线之间由于存在互感和电容，它们之间会产生耦合，从而引起线上噪声。串扰与电路板层的参数、信号线的间距、驱动源和接收端的电气特性等有关系。 1.6过冲（Overshoot）是指信号的第一个峰值或谷值超过了设置电压。对于上升沿来说，就是最高电压，对于下降沿来说就是最低电压。过冲严重时，会导致谷值或峰值过早失效。 下冲(Undershoot)是批第二个谷值或峰值超过了设置电压。下冲严重时，会造成虚假的电路时钟和数据错误。 1.7建立时间(Settling tine)是指一个振荡的电信号稳定到指定的最终值所需要的时间。 1.8输入阻抗（Input impedance）是指电路输入电压和输入电流的比值。输出阻抗是指电路上输出电压和输出电流的比值。 1.9IBIS（Input/Output Buffer Information Specification）模型是一种V~I曲线的对I/O Buffer进行快速准确建模的方法。是一种反映元件驱动和接收电气特性的国际标准。它提供了一种标准的文件格式来记录驱动源输出阻抗、上升/下降时间以及输入负载等参数，适合于做反射各串扰等高频效的计算和仿真。 2Protel的信号完整性分析 Protel DXP 2004的信号完整性分析器使用经典的传输线理论和I/O缓冲器宏模型作为仿真输入，并基于快速反射和串扰仿真模型，利用优化的算法产生精确的仿真结果。使用Protel DXP 2004，在电路板进行布线前后都可以进行信号完整性分析。 利用Protel，在一个工程项目的原理图设计阶段，就可以进行最初的阻抗和反射分析，并找到原理图的潜在信号完整性问题，如由阻抗不匹配而造成的反射问题等。 当电路板布局布线完成后，运行信号完整性分析，可以得到阻抗、信号反射、串扰、延迟、信号功率等的真实性能，Protel的终端系统提供了一系列通用的终端解决方案，在电路板的板级设计过程中可以找到最好的解决方法。 Protel的PCB设计规则系统中可以设置信号完整性分析规则，这样可以将检查信号完整性分析冲突作为PCB板的规则检查的一部分。检查到的信号完整性问题会在DRC报告中给出，设计者可以快速定位违反规则的网络。 在Protel中信号完整性波形分析窗口与原理图电路仿真波形窗口是一致的。这样，仿真波形可与信号号完整性分析工具结合使用，来观察、测量、分析网络的信号情况。还可以设置模拟端接收方式来查看不同终端对波形的改善，以帮助用户选择一个最好的终端匹配方案。最后可以利用交叉探测工具快速地返回设计图中相应点，查看图纸中的问题。 3信号完整性分析注意事项 3.1必须的元件输出引脚，在项目的电信号网络中至少有一个网络连接元件的输出引脚，这个引脚在信号完整性分析过程中将驱动IBIS模型，为该网络提供激励信号，以便获得仿真结果。 3.2完整性分析前，要确保每一个元件都有正确的信号完整性模型。如果元件没有信号完整性模型，可以通过模型分配对话框指定，也可以在原理图文档中编辑元件属性来添加信号完整性模型。 3.3赋值电源网络，电路必须提供电源才能工作，在仿真过程中也是如此